公开(公告)号：CN116318072A

公开(公告)日：2023-06-23

申请号：CN202310257423.0

申请日：2023-03-16

Applicant: 桂林电子科技大学

Inventor： 白杨 ,  孙希延 ,  段筱雨 ,  纪元法 ,  梁维彬 ,  付文涛

IPC: H03K5/131 ,  H03K5/135

Abstract: 本发明涉及电子信息技术领域，具体涉及一种基于波形编码的数字信号延迟方法及系统；对待延迟的数字信号波形进行编码，得到波形编码；利用存储器对所述波形编码进行储存，得到储存编码；对读取模块和解码模块进行延迟时间控制，生成控制指令；待达到延迟时间后，所述编码模块基于所述控制指令读取所述储存编码，得到读出编码；所述解码模块基于编码规则对所述读出编码进行解码，输出延迟后的信号，该方法将直接对采样信号进行存储，改为首先对波形进行编码，再存储编码后的波形，从而减少了波形存储所需的存储容量，并且通过优选编码方案，能够实现存储容量不随延迟时间的增加而增加，从而在有限存储资源下能够实现长时间延迟处理。

公开(公告)号：CN107957971A

公开(公告)日：2018-04-24

申请号：CN201711060878.4

申请日：2017-11-02

Applicant: 桂林电子科技大学

Inventor： 段筱雨 ,  周萍 ,  杜洋 ,  陈宏斌 ,  杨海燕 ,  展领

IPC: G06F15/17 ,  G06F15/173

CPC classification number: G06F15/17 ,  G06F15/17306

Abstract: 本发明公开了一种基于FPGA的多处理器之间的通信系统及通信方法，包括处理器和与处理器连接的FPGA模块，所述FPGA模块包括顺序连接的接口单元、缓存单元和控制单元；所述接口单元和缓存单元为数个，其数量根据需要通信的处理器数量而定，每个接口单元一端分别与一个处理器的通信接口连接，用于处理器发送和接收通信指令；接口单元另一端通过缓存单元与控制单元连接，控制单元为一个，用于将源端处理器的缓存单元接收到的通信指令转移到目的端处理器的缓存单元。本发明通信系统能够支持不同处理器采用不同的通信接口类型实现相互通信；处理器没有主从限制，都可以发起通信请求；对于本来就设计有FPGA器件的系统，能够减少系统电路的复杂性，提高系统稳定性。

公开(公告)号：CN115395636B

公开(公告)日：2024-04-30

申请号：CN202210942143.9

申请日：2022-08-08

Applicant: 桂林电子科技大学

Inventor： 白杨 ,  孙希延 ,  胡肖松 ,  纪元法 ,  梁维彬 ,  付文涛 ,  段筱雨

IPC: H02J9/06 ,  G05B19/042

Abstract: 本发明涉及恒流转恒压电源电路技术领域，具体涉及一种冗余备份恒流转恒压电源电路及控制方法，包括主模块、从模块、控制模块、第一开关、第二开关和第三开关，控制模块接收主模块的电流状态信号和电压状态信号和从模块的电流状态信号和电压状态信号，得到接收信号，并基于接收信号控制第一开关、第二开关和第三开关的通断状态；第一开关、第二开关和第三开关通过不同的通断状态控制主模块和从模块的工作状态；主模块和从模块在工作时实现恒定电流到恒定电压的转换；通过控制模块控制三个开关的通断以控制主模块和从模块的单独工作或同时工作，解决了恒流转恒压电源电路的可靠性较低的问题。

公开(公告)号：CN115395636A

公开(公告)日：2022-11-25

申请号：CN202210942143.9

申请日：2022-08-08

Applicant: 桂林电子科技大学

Inventor： 白杨 ,  孙希延 ,  胡肖松 ,  纪元法 ,  梁维彬 ,  付文涛 ,  段筱雨

IPC: H02J9/06 ,  G05B19/042

Abstract: 本发明涉及恒流转恒压电源电路技术领域，具体涉及一种冗余备份恒流转恒压电源电路及控制方法，包括主模块、从模块、控制模块、第一开关、第二开关和第三开关，控制模块接收主模块的电流状态信号和电压状态信号和从模块的电流状态信号和电压状态信号，得到接收信号，并基于接收信号控制第一开关、第二开关和第三开关的通断状态；第一开关、第二开关和第三开关通过不同的通断状态控制主模块和从模块的工作状态；主模块和从模块在工作时实现恒定电流到恒定电压的转换；通过控制模块控制三个开关的通断以控制主模块和从模块的单独工作或同时工作，解决了恒流转恒压电源电路的可靠性较低的问题。