公开(公告)号：CN119805174A

公开(公告)日：2025-04-11

申请号：CN202510213377.3

申请日：2025-02-25

Applicant: 桂林电子科技大学

Inventor： 周雨宇 ,  黄新

IPC: G01R31/3167 ,  G01R31/3185

Abstract: 本发明涉及叠层芯片的边界扫描测试领域，具体涉及一种结合IEEE 1838和IEEE 1149.4标准的叠层芯片边界扫描测试结构，重点涉及对叠层芯片连接部分TSV的故障与缺陷检测。本发明在叠层芯片中通过在连接叠层芯片的硅通孔TSV两端嵌入芯片封装寄存器DWR，并在芯片内部添加模拟测试总线以及相应接口电路构成扫描链，组成叠层芯片的混合信号边界扫描测试结构。芯片正常工作中，测试结构不影响芯片逻辑功能；测试过程中，测试上位机发送控制不同指令，实现叠层芯片连接性的全覆盖在线故障与缺陷检测。

公开(公告)号：CN117714338A

公开(公告)日：2024-03-15

申请号：CN202311844170.3

申请日：2023-12-28

Applicant: 桂林电子科技大学

Inventor： 黄新 ,  何堂泉 ,  杨竞波 ,  周雨宇 ,  何玉荣

IPC: H04L43/0823 ,  H04L43/0876 ,  H04L43/50

Abstract: 本发明是一种基于FPGA的关于IEEE1149.10标准的高带宽测试数据的CRC校验方法，包括：三个存储模块，存储模块一和存储模块二用于交替接收待校验数据，在接收的同时进行CRC校验，校验正确则写入存储模块三，否则发送校验错误信息；CRC校验方式采用连续并行校验的思路，不受数据长短不一的影响。以上存储模块一和存储模块二交替接收数据，极大缓解了IEEE1149.10标准要求的高带宽测试数据传输压力，在第三存储模块中存放校验正确的数据，为后续数据的进一步处理提供了便利。