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公开(公告)号：CN1625781A
公开(公告)日：2005-06-08
申请号：CN02828939.0
申请日：2002-11-15
Applicant: 株式会社瑞萨科技 , 日立超大规模集成电路系统株式会社
CPC classification number: G06F12/0246 , G06F12/0893 , G06F2212/2022 , G06F2212/7203 , G11C16/06 , G11C16/10 , G11C16/26 , G11C2216/22
Abstract: 非易失性存储装置(1)具有非易失性存储单元(FARY0－FARY3)、缓冲单元(BMRY0－BMRY3)和一个控制单元(CNT)，并且控制单元能够根据所接收的指令控制外部与缓冲单元之间的第一存取操作和非易失性存储单元与缓冲单元之间的第二存取处理，其中两个指令彼此分别地从外部发出。该控制单元能够根据从外部发送的指令独立地执行对非易失性存储单元和缓冲单元的存取控制。因此，有可能根据从外部发出的指令与非易失性存储单元的擦除操作同步地设置下一个对缓冲单元的写入数据，或者以高速向缓冲单元输出一次读出存储信息，该速度与高速缓冲存储器的操作相同。结果，有可能减少用于从/向非易失性存储单元读出/写入数据的数据转移的辅助操作。
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公开(公告)号：CN1741193A
公开(公告)日：2006-03-01
申请号：CN200510087689.7
申请日：2005-07-29
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/32 , G11C2216/22
Abstract: 本发明能够从外部输入一个指定了一个存储体的读命令。在存储体中执行从存储器阵列到数据缓冲器的读操作的同时能够从外部输入指定了一个存储体的读命令。进一步，从外部输入一个指定了一个存储体的读命令，并在存储体中执行从存储器阵列到数据缓冲器的读操作的同时从外部输入指定了一个存储体的读命令，借此使能从存储体的数据缓冲器到外部的读取。
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公开(公告)号：CN1278239C
公开(公告)日：2006-10-04
申请号：CN02826966.7
申请日：2002-01-09
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/32 , G06F13/1647 , G11C7/1042 , G11C7/1045 , G11C16/10 , G11C2216/14
Abstract: 一种存储系统，包括：多个非易失性存储器芯片(CHP1和CHP2)，每个非易失性存储器芯片都具有能够独立地执行存储器操作的存储体(BNK1和BNK2)；以及一个存储控制器(5)，它能够分别控制对所述非易失性存储器芯片中每一个的存取。该存储控制器可以有选择地指示在非易失性存储器芯片的多个存储体上执行同时写入操作或交插写入操作。因此，在同时写入操作中，比写入设置时间长很多的写入操作可以更好地并行执行。在交叉写入操作中，能够执行写入设置后的写入操作，以便与另一个存储体的写入操作部分重叠。因此，可以减少构成能够执行高速写入操作的存储系统的非易失性存储器芯片的数目。
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公开(公告)号：CN1613063A
公开(公告)日：2005-05-04
申请号：CN02826966.7
申请日：2002-01-09
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/32 , G06F13/1647 , G11C7/1042 , G11C7/1045 , G11C16/10 , G11C2216/14
Abstract: 一种存储系统，包括：多个非易失性存储器芯片(CHP1和CHP2)，每个非易失性存储器芯片都具有能够独立地执行存储器操作的存储体(BNK1和BNK2)；以及一个存储控制器(5)，它能够分别控制对所述非易失性存储器芯片中每一个的存取。该存储控制器可以有选择地指示在非易失性存储器芯片的多个存储体上执行同时写入操作或交插写入操作。因此，在同时写入操作中，比写入设置时间长很多的写入操作可以更好地并行执行。在交叉写入操作中，能够执行写入设置后的写入操作，以便与另一个存储体的写入操作部分重叠。因此，可以减少构成能够执行高速写入操作的存储系统的非易失性存储器芯片的数目。
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