公开(公告)号：CN101673746A

公开(公告)日：2010-03-17

申请号：CN200910160027.6

申请日：2009-07-17

Applicant: 株式会社瑞萨科技

Inventor： 本间琢朗 ,  石井泰之 ,  舟山幸太

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/28

CPC classification number: H01L27/11573 ,  H01L27/11 ,  H01L27/1104

Abstract: 本发明是关於半导体装及其制造方法，本发明对于具有分裂栅结构的MONOS型非易失性存储单元的半导体装置能够不降低可靠度而实现高集成化。将存储用nMIS的存储栅电极MG的高度形成为相比选择用nMIS的选择栅电极CG的高度而高出20～100nm，由此使得形成在存储栅电极MG的单侧面(源极区域Srm侧的侧面)上的侧壁SW1的宽度，成为用以获得所期望的存储单元MC1的干扰特性所必要的大小。并且，让周边用第2nMIS(Q2)的栅电极G2的高度为选择用nMIS的选择栅电极CG的高度以下，由此使得形成在栅电极G2的侧面上的侧壁SW3的宽度较小，而可防止共用接触孔C2的内部因侧壁SW3而被埋入。