公开(公告)号：CN1518003A

公开(公告)日：2004-08-04

申请号：CN200310123556.1

申请日：2003-12-26

Applicant: 株式会社瑞萨科技

Inventor： 三谷秀德

IPC: G11C16/10 ,  G06F9/06

CPC classification number: G11C16/3445 ,  G11C16/3436 ,  G11C16/3459

Abstract: 一种提供高效验证程序的非易失性半导体存储器件1，包括多个存储单元30、32进行2维排列的存储器阵列；选择上述存储单元的选择电路18、20；存储控制上述存储单元的写入和擦除的程序的存储部3；发生在写入或擦除工作中使用的电源电压以上的特定电压的电压发生电路6、8；连接上述选择电路和上述电压发生电路的连接电路14；以及从上述存储部读出上述程序，控制上述存储单元的写入和擦除的写入或擦除控制部2，上述程序包含对上述存储单元写入或擦除的多个子程序，上述各子程序在其结束前包含使上述选择电路的上述特定电压复位到上述电源电压至接地电压的范围内的电压复位过程和使构成上述连接电路的晶体管的开关复位到上述写入或擦除前的状态的路径复位过程。

公开(公告)号：CN1677570A

公开(公告)日：2005-10-05

申请号：CN200510062767.8

申请日：2005-03-30

Applicant: 株式会社瑞萨科技

Inventor： 藤泽友之 ,  柴原辉 ,  三谷秀德 ,  神田明彦

IPC: G11C16/02 ,  G11C16/06 ,  G11C29/00

CPC classification number: G11C16/3454 ,  G11C11/5628 ,  G11C16/3459 ,  G11C2211/5621

Abstract: 在本发明的非易失性半导体存储装置中，存储器阵列的存储器单元存储2比特。存储器阵列用读出放大器在校验时输出2比特。页缓存器的各2比特存储向对应的存储单元写入的写入目标值。屏蔽缓存器的各比特存储确定对对应的存储器单元的处理的值。写入驱动器在与选择出的存储器单元对应的屏蔽缓存器内的比特为“0”时施加写入脉冲。校验电路对从存储器阵列用读出放大器输出的2比特和页缓存器内的对应的2比特进行比较，在比较结果是一致时，如果对应的屏蔽缓存器内的比特为“0”，则改写为“1”。