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公开(公告)号：CN103675514A
公开(公告)日：2014-03-26
申请号：CN201310346963.2
申请日：2013-08-09
Applicant: 株式会社日立制作所
IPC: G01R31/00
CPC classification number: G06F11/263 , G06F11/2215
Abstract: 本发明的逻辑电路的目的在于，提供一种使高速处理器的导入进入到视线中，解决在高速动作时注入测试码模式的单元间的动作偏移的问题的手段。为此，对注入测试码模式的单元间的同步，不是通过使动作时钟相同，而是通过与来自功能模块的输出定时相一致来进行同步。通过该手段，以比动作时钟更低的周期即来自功能模块的输出定时使注入测试码模式的单元进行同步，由此能够缓和信号延迟的偏差(偏移)的影响。
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公开(公告)号：CN103675514B
公开(公告)日：2017-08-25
申请号：CN201310346963.2
申请日：2013-08-09
Applicant: 株式会社日立制作所
IPC: G01R31/00
CPC classification number: G06F11/263 , G06F11/2215
Abstract: 本发明的逻辑电路的目的在于，提供一种使高速处理器的导入进入到视线中，解决在高速动作时注入测试码模式的单元间的动作偏移的问题的手段。为此，对注入测试码模式的单元间的同步，不是通过使动作时钟相同，而是通过与来自功能模块的输出定时相一致来进行同步。通过该手段，以比动作时钟更低的周期即来自功能模块的输出定时使注入测试码模式的单元进行同步，由此能够缓和信号延迟的偏差(偏移)的影响。
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