信号传输装置
    3.
    发明公开

    公开(公告)号:CN1171576A

    公开(公告)日:1998-01-28

    申请号:CN97105464.9

    申请日:1997-06-06

    CPC classification number: G06F13/4077

    Abstract: 为了在存储系统中进行高速动作,由于存储模块的位置引起的传输时间的差异,就难以确保在所有的存储模块之间的建立时间、保持时间。在存储系统中通过,从存储器控制器输出时钟信号和数据信号,并使这些信号的传输时间一致,就能确保在各存储模块之间的建立时间、保持时间,使高速信号传输成为可能。当在存储器控制器一侧接收数据时,一旦接收输出至存储模块的时钟信号,就按照其时限取入数据。

    信号传输装置
    6.
    发明授权

    公开(公告)号:CN1266622C

    公开(公告)日:2006-07-26

    申请号:CN200410032115.5

    申请日:1997-06-06

    CPC classification number: G06F13/4077

    Abstract: 本发明的信号传输装置为了在存储系统中进行高速动作,由于存储模块的位置引起的传输时间的差异,就难以确保在所有的存储模块之间的建立时间、保持时间。在存储系统中通过,从存储器控制器输出时钟信号和数据信号,并使这些信号的传输时间一致,就能确保在各存储模块之间的建立时间、保持时间、使高速信号传输成为可能。当在存储器控制器一侧接收数据时,一旦接收输出至存储模块的时钟信号,就按照其时限取入数据。

    信号传输装置
    7.
    发明授权

    公开(公告)号:CN1153148C

    公开(公告)日:2004-06-09

    申请号:CN97105464.9

    申请日:1997-06-06

    CPC classification number: G06F13/4077

    Abstract: 为了在存储系统中进行高速动作,由于存储模块的位置引起的传输时间的差异,就难以确保在所有的存储模块之间的建立时间、保持时间。在存储系统中通过,从存储器控制器输出时钟信号和数据信号,并使这些信号的传输时间一致,就能确保在各存储模块之间的建立时间、保持时间,使高速信号传输成为可能。当在存储器控制器一侧接收数据时,一旦接收输出至存储模块的时钟信号,就按照其时限取入数据。

    大规模半导体逻辑器件
    8.
    发明授权

    公开(公告)号:CN1009520B

    公开(公告)日:1990-09-05

    申请号:CN88100886

    申请日:1988-02-15

    CPC classification number: G06F1/10 H03K19/00323

    Abstract: 多相位时钟信号从时钟信号输入针通过至少三级缓冲电路传送到分散在芯片上的大量负载电路。第一级缓冲电路设置在输入针附近,而第二级缓冲电路设置在芯片的中心部分。在接连的两级缓冲电路之间进行等长度布线,并且对应于各相位的某级缓冲电路中的每一个连接相同数目的后级缓冲电路、以便提供相同的电阻和电容。还在末级缓冲电路与对应的负载电路之间进行等长度布线,并且每个末级缓冲电路连接相同数目的负载电路。这样,在从输入针到各相位下的负载电路的各时钟信号通路中形成相等的时间延迟。

    信号传输装置
    9.
    发明公开

    公开(公告)号:CN1534495A

    公开(公告)日:2004-10-06

    申请号:CN200410032115.5

    申请日:1997-06-06

    CPC classification number: G06F13/4077

    Abstract: 本发明的信号传输装置为了在存储系统中进行高速动作,由于存储模块的位置引起的传输时间的差异,就难以确保在所有的存储模块之间的建立时间、保持时间。在存储系统中通过,从存储器控制器输出时钟信号和数据信号,并使这些信号的传输时间一致,就能确保在各存储模块之间的建立时间、保持时间、使高速信号传输成为可能。当在存储器控制器一侧接收数据时,一旦接收输出至存储模块的时钟信号,就按照其时限取入数据。

Patent Agency Ranking