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公开(公告)号：CN1538402A
公开(公告)日：2004-10-20
申请号：CN200410030293.4
申请日：2004-02-18
CPC classification number: G11B7/24082 , G11B7/0053 , G11B7/00745 , G11B20/22 , G11B27/24
Abstract: 地址段中的格式调制区域的长度被限定为地址段长度的25％或更少，且格式调制区域的位置为可选择的两个可能位置。由此，当CLV光盘介质被使用时，邻近记录轨迹中的摆动调制区域在半径方向上彼此不重叠。
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公开(公告)号：CN1531208A
公开(公告)日：2004-09-22
申请号：CN200310123232.8
申请日：2003-12-18
CPC classification number: G11B27/3027 , G11B20/1426 , G11B2020/1457 , G11B2220/2562
Abstract: 本发明的编码调制方法及调制装置，其特征在于，具有与(1，7)调制相同的编码率2/3，从数据位串向信道信号位串进行变换，使表示夹于信道信号位串中的位“1”之间的位“0”的个数，最小值是1，最大值是10；不管对哪种数据位串进行调制，游程长度1为6次以上连续的码型“1010101010101”在信道信号位串中不出现。此外，特征是，信道信号位串中具有可以根据DSV(Digital Sum Value)选择“0”或者“1”的DSV控制位；对数据位串使用随机数据时得到的信道信号位串进行NRZI变换后的信号的频率成分，在信道时钟频率的1/10000以下的频率中，与频率成分最大值相比，振幅比小20dB以上。根据这些特征，可以防止PRML检测和解调误差，得到不易影响伺服信号的调制结果。
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Patent Agency Ranking
公开(公告)号：CN1542770A
公开(公告)日：2004-11-03
申请号：CN200410005491.5
申请日：2004-02-19
CPC classification number: G11B20/1217 , G11B20/1833 , G11B2020/1222 , G11B2020/1232 , G11B2020/1239 , G11B2020/1265 , G11B2020/1278 , G11B2220/2562
Abstract: 记录数据串由多个同步帧(B’an、B’bn、B’cn、…)构成，每个同步帧具有同步数据和编码数据。在记录数据串内，以规则间隔E排列编码数据中有助于产生同一列纠错码的数据项。通过将附加同步帧附加到记录数据串，获得数据段长度L。其中，物理分段长度A满足等式L＝mA，m是自然数，而A是不能被E除尽的数。
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公开(公告)号：CN100392984C
公开(公告)日：2008-06-04
申请号：CN200310123232.8
申请日：2003-12-18
CPC classification number: G11B27/3027 , G11B20/1426 , G11B2020/1457 , G11B2220/2562
Abstract: 本发明的编码调制方法及调制装置，其特征在于，具有与(1，7)调制相同的编码率2/3，从数据位串向信道信号位串进行变换，使表示夹于信道信号位串中的位“1”之间的位“0”的个数，最小值是1，最大值是10；不管对哪种数据位串进行调制，游程长度1为6次以上连续的码型“1010101010101”在信道信号位串中不出现。此外，特征是，信道信号位串中具有可以根据DSV(Digital Sum Value)选择“0”或者“1”的DSV控制位；对数据位串使用随机数据时得到的信道信号位串进行NRZI变换后的信号的频率成分，在信道时钟频率的1/10000以下的频率中，与频率成分最大值相比，振幅比小20dB以上。根据这些特征，可以防止PRML检测和解调误差，得到不易影响伺服信号的调制结果。
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公开(公告)号：CN1308936C
公开(公告)日：2007-04-04
申请号：CN200410030293.4
申请日：2004-02-18
CPC classification number: G11B7/24082 , G11B7/0053 , G11B7/00745 , G11B20/22 , G11B27/24
Abstract: 地址段中的格式调制区域的长度被限定为地址段长度的25%或更少、但是大于地址段长度的0%，且格式调制区域的位置为可选择的两个可能位置。由此，当CLV光盘介质被使用时，邻近记录轨迹中的摆动调制区域在半径方向上彼此不重叠。
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公开(公告)号：CN1638284A
公开(公告)日：2005-07-13
申请号：CN200410104942.0
申请日：2004-12-27
Applicant: 恩益禧电子股份有限公司 , 日本电气株式会社
CPC classification number: H03L7/087 , H03D13/003
Abstract: 一种PLL电路包括相位比较部分，低通滤波器，数字VCO电路，以及分频器。相位比较部分比较输入的时钟信号的相位和分频的信号的相位以检测相位差。所述低通滤波器平均相位比较部分输出的相位差以输出平均的结果来作为频率控制输入。所述数字VCO电路与参考时钟信号同步操作，基于所述频率控制输入而产生同步时钟信号，同时以预定分辨率值为单位控制所述同步时钟信号的相位，所述预定分辨率值是所述参考时钟信号的周期的1/k(k是大于1的自然数)。所述分频器分频所述同步时钟信号以产生分频时钟信号。
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公开(公告)号：CN1913358A
公开(公告)日：2007-02-14
申请号：CN200610108669.8
申请日：2004-12-27
Applicant: 恩益禧电子股份有限公司 , 日本电气株式会社
CPC classification number: H03L7/087 , H03D13/003
Abstract: 一种PLL电路包括相位比较部分，低通滤波器，数字VCO电路，以及分频器。相位比较部分比较输入的时钟信号的相位和分频的信号的相位以检测相位差。所述低通滤波器平均相位比较部分输出的相位差以输出平均的结果来作为频率控制输入。所述数字VCO电路与参考时钟信号同步操作，基于所述频率控制输入而产生同步时钟信号，同时以预定分辨率值为单位控制所述同步时钟信号的相位，所述预定分辨率值是所述参考时钟信号的周期的1/k，k是大于1的自然数。所述分频器分频所述同步时钟信号以产生分频时钟信号。
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