公开(公告)号：CN1638284A

公开(公告)日：2005-07-13

申请号：CN200410104942.0

申请日：2004-12-27

Applicant: 恩益禧电子股份有限公司 ,  日本电气株式会社

Inventor： 佐野正树 ,  萱沼金司

IPC: H03L7/08 ,  H03L7/099 ,  G11B20/10

CPC classification number: H03L7/087 ,  H03D13/003

Abstract: 一种PLL电路包括相位比较部分，低通滤波器，数字VCO电路，以及分频器。相位比较部分比较输入的时钟信号的相位和分频的信号的相位以检测相位差。所述低通滤波器平均相位比较部分输出的相位差以输出平均的结果来作为频率控制输入。所述数字VCO电路与参考时钟信号同步操作，基于所述频率控制输入而产生同步时钟信号，同时以预定分辨率值为单位控制所述同步时钟信号的相位，所述预定分辨率值是所述参考时钟信号的周期的1/k(k是大于1的自然数)。所述分频器分频所述同步时钟信号以产生分频时钟信号。

公开(公告)号：CN1913358A

公开(公告)日：2007-02-14

申请号：CN200610108669.8

申请日：2004-12-27

Applicant: 恩益禧电子股份有限公司 ,  日本电气株式会社

Inventor： 佐野正树 ,  萱沼金司

IPC: H03L7/08 ,  H03L7/099 ,  G11B20/10

CPC classification number: H03L7/087 ,  H03D13/003

Abstract: 一种PLL电路包括相位比较部分，低通滤波器，数字VCO电路，以及分频器。相位比较部分比较输入的时钟信号的相位和分频的信号的相位以检测相位差。所述低通滤波器平均相位比较部分输出的相位差以输出平均的结果来作为频率控制输入。所述数字VCO电路与参考时钟信号同步操作，基于所述频率控制输入而产生同步时钟信号，同时以预定分辨率值为单位控制所述同步时钟信号的相位，所述预定分辨率值是所述参考时钟信号的周期的1/k，k是大于1的自然数。所述分频器分频所述同步时钟信号以产生分频时钟信号。