公开(公告)号：CN113394275B

公开(公告)日：2025-05-23

申请号：CN202010798554.6

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西川俊幸 ,  菅原秀人

IPC: H10D64/62 ,  H01L21/285

Abstract: 本发明的实施方式的半导体装置具备：包含n型杂质的III‑V族半导体层；第1导电层，所述第1导电层设置于III‑V族半导体层上，包含Ti(钛)及可成为III‑V族半导体层的p型杂质的第1元素，且具有第1区域和第1元素浓度高于第1区域的第2区域；和设置于第1导电层上的第2导电层。

公开(公告)号：CN113394275A

公开(公告)日：2021-09-14

申请号：CN202010798554.6

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 西川俊幸 ,  菅原秀人

IPC: H01L29/45 ,  H01L21/285

Abstract: 本发明的实施方式的半导体装置具备：包含n型杂质的III‑V族半导体层；第1导电层，所述第1导电层设置于III‑V族半导体层上，包含Ti(钛)及可成为III‑V族半导体层的p型杂质的第1元素，且具有第1区域和第1元素浓度高于第1区域的第2区域；和设置于第1导电层上的第2导电层。