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公开(公告)号：CN101145560B
公开(公告)日：2012-11-21
申请号：CN200710182181.4
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN101794790A
公开(公告)日：2010-08-04
申请号：CN201010118527.6
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN101145560A
公开(公告)日：2008-03-19
申请号：CN200710182181.4
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN102569305B
公开(公告)日：2015-03-25
申请号：CN201210020444.2
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN101499457B
公开(公告)日：2011-03-30
申请号：CN200910003275.X
申请日：2009-02-01
Applicant: 株式会社东芝
IPC: H01L23/535 , H01L27/115 , H01L21/768
CPC classification number: H01L21/76816 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L27/11519 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种半导体器件及其制造方法。一种半导体器件包括：多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；以及第二互连层，设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度。第二互连层和邻近第二互连层两侧的每个第一互连层之间的间隔等于第一互连层之间的间隔。
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Patent Agency Ranking
公开(公告)号：CN102522406B
公开(公告)日：2015-05-06
申请号：CN201210020445.7
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L27/115
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN101499457A
公开(公告)日：2009-08-05
申请号：CN200910003275.X
申请日：2009-02-01
Applicant: 株式会社东芝
IPC: H01L23/535 , H01L27/115 , H01L21/768
CPC classification number: H01L21/76816 , H01L21/0337 , H01L21/0338 , H01L21/31144 , H01L27/11519 , H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种半导体器件及其制造方法。一种半导体器件包括：多个第一互连层，设置在绝缘层中，且形成为宽度和间隔小于曝光技术的分辨极限的图形；以及第二互连层，设置在绝缘层中的第一互连层之间，并且宽度大于第一互连层的宽度。第二互连层和邻近第二互连层两侧的每个第一互连层之间的间隔等于第一互连层之间的间隔。
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公开(公告)号：CN102569305A
公开(公告)日：2012-07-11
申请号：CN201210020444.2
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN102522406A
公开(公告)日：2012-06-27
申请号：CN201210020445.7
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/105 , H01L27/115
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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公开(公告)号：CN101794790B
公开(公告)日：2012-03-28
申请号：CN201010118527.6
申请日：2007-09-14
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/105 , H01L27/11526 , H01L27/11529
Abstract: 一种半导体器件，包括在单元晶体管区域中的半导体衬底(13)上设置的第一绝缘膜(14A)，设置在所述第一绝缘膜上的第一导电膜(15)，设置在所述第一导电膜上的电极间绝缘膜(16)，设置在所述电极间绝缘薄上并且在其顶表面上具有第一金属硅化物(3b)膜的第二导电膜(3a，3b)，形成在所述半导体衬底的表面上的第一源极/漏极区域(23)，在选择栅极晶体管和外围晶体管中的至少一个中的所述半导体衬底上设置的第二绝缘膜(14B)，在所述第二绝缘膜上设置并在其顶表面上具有第二金属硅化物膜(22)的第三导电膜(3a，3b，22)，所述第二金属硅化物膜的厚度小于所述第一金属硅化物膜的厚度，以及形成在所述半导体衬底的所述表面上的第二源极/漏极(23a，23b)区域。
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