公开(公告)号：CN103165183A

公开(公告)日：2013-06-19

申请号：CN201210519501.1

申请日：2012-12-06

Applicant: 株式会社东芝

Inventor： 椎野泰洋 ,  入枝重文 ,  近藤重雄

IPC: G11C16/06 ,  G11C16/02

CPC classification number: G11C16/10 ,  G11C11/5628 ,  G11C16/3427 ,  G11C16/3459

Abstract: 实施方式所涉及的非易失性半导体存储装置具备：单元阵列，其具有：相互交叉的位线及源线；使多个存储单元串联连接而成的单元串，所述存储单元包括配置于位线及源线间且具有控制栅及电荷蓄积层的晶体管；连接于单元串的各存储单元的控制栅的字线；以及数据写入部，其在数据写入时，反复执行写入循环，写入循环包括对选择的字线施加编程电压并且对其他的非选择的字线施加通过电压的编程工作；在将第n次写入循环中使用的通过电压与第n+1次写入循环中使用的通过电压的差表示为ΔVn的情况下，在L

公开(公告)号：CN101908007A

公开(公告)日：2010-12-08

申请号：CN201010122237.9

申请日：2010-03-02

Applicant: 株式会社东芝

Inventor： 近藤重雄 ,  成毛清实 ,  执行直之

IPC: G06F11/10 ,  G06F3/06

CPC classification number: G06F11/1044

Abstract: 本发明提供了存储系统和计算机系统。存储系统具有：存储芯片群，其分别具有按每个规定尺寸的单位区域分割管理的n个非易失性半导体存储器的芯片，上述n个芯片中的一个芯片的单位区域存储针对包含分别与上述单位区域对应的其他n-1个芯片的单位区域的群的纠错码，且每个存储上述纠错码的芯片的单位区域的位置互不相同；和访问处计算部，其在改写单位区域的数据时，将存储上述数据的纠错码的单位区域指定为改写数据的写入处，将存储有改写前的数据的单位区域指定为新纠错码的存储处。