公开(公告)号：CN103811063B

公开(公告)日：2016-12-07

申请号：CN201310345442.5

申请日：2013-08-09

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  车野敏文

IPC: G11C16/08

CPC classification number: G11C16/08 ,  G11C5/147 ,  G11C7/00 ,  G11C8/08 ,  G11C11/4074 ,  G11C16/0483 ,  G11C16/24 ,  G11C16/30 ,  G11C16/3427 ,  G11C2029/1202 ,  G11C2213/71 ,  H01L27/11582

Abstract: 提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。

公开(公告)号：CN105938724A

公开(公告)日：2016-09-14

申请号：CN201610101758.3

申请日：2016-02-24

Applicant: 株式会社东芝

Inventor： 车野敏文 ,  白川政信 ,  原德正

IPC: G11C16/08

Abstract: 本发明的实施方式提供一种能够有效率地修复不良的半导体存储装置及存储系统。实施方式的半导体存储装置具备第1及第2区块(正常BLK及A型BLK)、以及行控制电路(120、130)。行控制电路(120、130)对第1区块以第1模式进行控制，对第2区块以第2模式进行控制。第1及第2区块分别具备第1至第3字线(WLn+1、WLn－1、WLn)。行控制电路(120、130)在第1模式下选择第3字线(WLn)，将第1及第2字线这两者(WLn+1、WLn－1)设为非选择。进而，在第2模式下，选择第1及第3字线这两者(WLn和WLn+1)，将第2字线(WLn－1)设为非选择。

公开(公告)号：CN103811063A

公开(公告)日：2014-05-21

申请号：CN201310345442.5

申请日：2013-08-09

Applicant: 株式会社东芝

Inventor： 细野浩司 ,  车野敏文

IPC: G11C16/08

CPC classification number: G11C16/08 ,  G11C5/147 ,  G11C7/00 ,  G11C8/08 ,  G11C11/4074 ,  G11C16/0483 ,  G11C16/24 ,  G11C16/30 ,  G11C16/3427 ,  G11C2029/1202 ,  G11C2213/71 ,  H01L27/11582

Abstract: 本发明提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压（电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压（VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。