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公开(公告)号：CN109524451B
公开(公告)日：2021-08-17
申请号：CN201810163425.2
申请日：2018-02-27
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L21/336
Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。
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公开(公告)号：CN113053995A
公开(公告)日：2021-06-29
申请号：CN202010799886.6
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 半导体装置具有半导体部、所述半导体部的背面上的第一电极、所述半导体部的表面上的第二电极、第三电极和第四电极，所述第三电极设置于所述半导体部和所述第二电极之间，位于所述半导体部的沟槽的内部，所述第四电极设置于所述沟槽的内部，位于所述第三电极和所述第一电极之间。所述半导体装置还具有：第一绝缘部，将所述第三电极从所述半导体部电气绝缘；第二绝缘部，将所述第三电极从所述第二电极电气绝缘；第三绝缘部，将所述第四电极从所述半导体部电气绝缘；第四绝缘部，将所述第四电极从所述第三电极电气绝缘；第五绝缘部，包括位于所述第四电极内的第一部分和在从所述第一电极朝向所述第二电极的第一方向上从所述第四电极延出的第二部分。
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公开(公告)号：CN111584632A
公开(公告)日：2020-08-25
申请号：CN201910716710.7
申请日：2019-08-05
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423 , H01L29/06
Abstract: 实施方式的半导体装置具备包括第1导电型的第1半导体层的半导体部、设置于半导体部上的第1电极、配置于在半导体部设置的沟槽的内部的控制电极、以及设置于半导体部上并与控制电极电连接的第2电极。控制电极具有：半导体部与第1电极之间的第1部分、半导体部与第2电极之间的第2部分及与第1及第2部分相连的第3部分。半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、及第2导电型的第4半导体层。第2半导体层设置于第1半导体层上，第3半导体层选择性地设置于第2半导体层与第1电极之间。第4半导体层选择性地设置于第2半导体层上，沿着第3部分及第2部分延伸，包含比第2半导体层高浓度的第2导电型杂质。
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公开(公告)号：CN119653795A
公开(公告)日：2025-03-18
申请号：CN202410011392.5
申请日：2024-01-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
Abstract: 实施方式涉及半导体装置。实施方式具备第一电极、第二电极、半导体部、栅极电极和具有绝缘性的第一部分。第一电极及第二电极跨第一区域、第二区域及第三区域而设置。半导体部设于第一电极与第二电极之间。在第一区域中，栅极电极设于半导体部。第一部分在第三区域中设于第一电极上。第一区域是IGBT区域。第二区域是二极管区域。第三区域在第一区域与第二区域之间将第一区域与第二区域隔离。在第三区域中，第一部分的底面与所述第一电极相接，第一部分的上表面与第四半导体层相接，第一部分的侧面与第三半导体层相接。
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公开(公告)号：CN115050832A
公开(公告)日：2022-09-13
申请号：CN202110811138.X
申请日：2021-07-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 实施方式主要涉及半导体装置以及半导体装置的制造方法。实施方式的半导体装置具有第一电极、第二电极、第一半导体区域、第二半导体区域、第三半导体区域、导电部、第一绝缘部、栅极电极、第二绝缘部以及第三绝缘部。第一半导体区域设置于第一电极与第二电极之间。第二半导体区域设置于第一半导体区域与第二电极之间。第三半导体区域设置于第二半导体区域与第二电极之间。导电部具有第一导电部和设置于第二电极侧且具有比第一导电部小的杂质浓度的第二导电部。第一绝缘部设置于第一导电部与第一半导体区域之间。栅极电极设置于第二半导体区域与第二导电部之间。第二绝缘部设置于第二导电部与栅极电极之间。第三绝缘部设置于第二半导体区域与栅极电极之间。
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Patent Agency Ranking
公开(公告)号：CN114203818A
公开(公告)日：2022-03-18
申请号：CN202110965705.7
申请日：2021-08-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/78 , H01L29/739 , H01L29/417
Abstract: 实施方式提供能够提高雪崩耐量的半导体装置。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、第二导电型的第四半导体区域、栅极电极及第二电极。第三半导体区域设置于第二半导体区域的一部分的上方。第四半导体区域设置于第二半导体区域的另一部分的上方，位于比第三半导体区域靠下方的位置，具有比第二半导体区域高的第二导电型的杂质浓度。第二电极包含：第一部分及第二部分，在第二方向上相互分离，且第四半导体区域位于第一部分与第二部分之间；以及第三部分，设置于第一部分的上方及第二部分的上方，且在第二方向上与第三半导体区域并排。第四半导体区域与第一部分、第二部分及第三部分接触。
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公开(公告)号：CN111554743A
公开(公告)日：2020-08-18
申请号：CN201910728940.5
申请日：2019-08-08
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/78 , H01L29/423 , H01L29/417 , H01L29/40
Abstract: 实施方式的半导体装置具备：半导体部；第1电极，设置在上述半导体部的背面上；第2电极，设置在上述半导体部的正面侧；第3电极，设置在上述半导体部的正面侧；以及控制电极，配置在设于上述半导体部的正面侧的沟槽的内部，与上述第3电极电连接。上述控制电极配置在上述半导体部与上述第2电极之间，与上述半导体部及上述第2电极电绝缘。上述控制电极包括在沿着上述半导体部的上述正面的第1方向上延伸的第1部分、和在与上述第1方向交叉的第2方向上延伸的第2部分，在上述沟槽内不分岔而连续地延伸。
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公开(公告)号：CN119545872A
公开(公告)日：2025-02-28
申请号：CN202411735025.6
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。
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公开(公告)号：CN113053995B
公开(公告)日：2024-11-26
申请号：CN202010799886.6
申请日：2020-08-11
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 西口俊史
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 半导体装置具有半导体部、所述半导体部的背面上的第一电极、所述半导体部的表面上的第二电极、第三电极和第四电极，所述第三电极设置于所述半导体部和所述第二电极之间，位于所述半导体部的沟槽的内部，所述第四电极设置于所述沟槽的内部，位于所述第三电极和所述第一电极之间。所述半导体装置还具有：第一绝缘部，将所述第三电极从所述半导体部电气绝缘；第二绝缘部，将所述第三电极从所述第二电极电气绝缘；第三绝缘部，将所述第四电极从所述半导体部电气绝缘；第四绝缘部，将所述第四电极从所述第三电极电气绝缘；第五绝缘部，包括位于所述第四电极内的第一部分和在从所述第一电极朝向所述第二电极的第一方向上从所述第四电极延出的第二部分。
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公开(公告)号：CN117747658A
公开(公告)日：2024-03-22
申请号：CN202211662621.7
申请日：2022-12-23
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 一种半导体装置，具备：第1电极；第1导电形的第1半导体区域，设置在第1电极的上方，与第1电极电连接；第2导电形的第2半导体区域，设置在第1半导体区域上；第1导电形的第3半导体区域，设置在第2半导体区域上；第2电极，隔着第1绝缘膜设置在第1半导体区域中；第3电极，在第2方向上，隔着第1半导体区域的一部分、第2及第3半导体区域以及第2绝缘膜与第1绝缘膜对置；第4电极，在第2方向上具有与第2半导体区域的一部分以及第3半导体区域相邻的部分，与第2电极、第2及第3半导体区域电连接；以及第5电极，设置在第1绝缘膜中，底部位于比部分的底部靠第1电极侧的位置，顶部位于第1绝缘膜的上表面，与第4电极电连接。
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