公开(公告)号：CN105556608A

公开(公告)日：2016-05-04

申请号：CN201480047769.7

申请日：2014-08-26

Applicant: 株式会社东芝

Inventor： 宫川正 ,  穗谷克彦 ,  饭冢真理子 ,  中泽崇 ,  竹中博幸

IPC: G11C11/15 ,  G11C5/02 ,  H01L21/8242 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/108

CPC classification number: H01L27/228 ,  G11C7/12 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1675 ,  G11C13/0002 ,  H01L43/08

Abstract: 一种半导体存储装置包括：基元阵列(11)，其包括在以第一角度与第一方向相交的方向上延伸的多个第一工作区(11中的AA)；以及位线控制器(17B1)，其包括在以第二角度与第一方向相交的方向上延伸的多个第二工作区(17B1中的AA)。

公开(公告)号：CN106104790A

公开(公告)日：2016-11-09

申请号：CN201480074654.7

申请日：2014-10-02

Applicant: 株式会社东芝

Inventor： 中冢圭祐 ,  宫川正 ,  穗谷克彦 ,  浜本毅司 ,  竹中博幸

IPC: H01L21/8246 ,  G11C11/15 ,  H01L27/105 ,  H01L43/08

CPC classification number: G11C11/1695 ,  G11C5/025 ,  G11C5/04 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1675 ,  G11C2213/79 ,  G11C2213/82 ,  H01L27/228 ,  H01L43/02 ,  H01L43/08

Abstract: 根据一个实施例，一种磁阻存储器件包括：衬底，其具有包括第一方向的第一表面；以及存储元件，每个存储元件具有可切换电阻。第一列存储元件不同于相邻第二列存储元件，所述第一列存储元件沿着所述第一方向排成行，所述第二列存储元件沿着所述第一方向在所述第一方向上的存储元件位置处排成行。

公开(公告)号：CN1134022A

公开(公告)日：1996-10-23

申请号：CN95120910.8

申请日：1995-12-15

Applicant: 株式会社东芝

Inventor： 竹中博幸

IPC: G11C11/407

CPC classification number: G11C11/4097 ,  G11C7/18

Abstract: 本发明动态型半导体存储装置具有平行配设的、包括第1、第2、第3及第4位线对的单元阵列，与单元阵列一侧相邻配置的，分别连接到第1位线对及第2位线对的第1及第2读出放大器电路，与单元阵列另一侧相邻配置、且分别连接到第3位线对及第4位线对的第3及第4读出放大器电路。在形成于第1及第2位线对的另一端一侧以及第3及第4位线对一端一侧的区域中第1信号线和第2信号线相连接。本发明的动态型半导体存储装置可以不破坏最大充填构造的位线配置而实现均衡信号线等的低阻化。

公开(公告)号：CN1134023A

公开(公告)日：1996-10-23

申请号：CN96100436.3

申请日：1996-01-16

Applicant: 株式会社东芝

Inventor： 竹中博幸

IPC: G11C11/407

CPC classification number: G11C7/065 ,  G11C5/025 ,  G11C5/063 ,  G11C5/14 ,  G11C5/145

Abstract: 本发明的半导体存储器备有将多个存储单元阵列和读出放大器阵列分别交替配置且将多个读出放大器驱动电路配置在该读出放大器阵列端部构成的磁心存储块CB、沿该磁心存储块的长边及短边呈L形配置的电源电路40、以及呈网格状配置在磁心存储块上方且与电源电路和多个读出放大器驱动电路连接的电源配线群PSLC、PSLR。采用本发明能提供一种不增大芯片面积就能向读出放大器驱动电路等需要电力的部位供给充分电力的半导体存储器。

公开(公告)号：CN1093978C

公开(公告)日：2002-11-06

申请号：CN95120910.8

申请日：1995-12-15

Applicant: 株式会社东芝

Inventor： 竹中博幸

IPC: G11C11/407

CPC classification number: G11C11/4097 ,  G11C7/18

Abstract: 本发明动态型半导体存储装置具有平行配设的、包括第1、第2、第3及第4位线对的单元阵列，与单元阵列一侧相邻配置的，分别连接到第1位线对及第2位线对的第1及第2读出放大器电路，与单元阵列另一侧相邻配置、且分别连接到第3位线对及第4位线对的第3及第4读出放大器电路。在形成于第1及第2位线对的另一端一侧以及第3及第4位线对一端一侧的区域中第1信号线和第2信号线相连接。本发明的动态型半导体存储装置可以不破坏最大充填构造的位线配置而实现均衡信号线等的低阻化。

公开(公告)号：CN1084516C

公开(公告)日：2002-05-08

申请号：CN96100436.3

申请日：1996-01-16

Applicant: 株式会社东芝

Inventor： 竹中博幸

IPC: G11C8/00 ,  G11C11/407

CPC classification number: G11C7/065 ,  G11C5/025 ,  G11C5/063 ,  G11C5/14 ,  G11C5/145

Abstract: 本发明的半导体存储器备有将多个存储单元阵列和读出放大器阵列分别交替配置且将多个读出放大器驱动电路配置在该读出放大器阵列端部构成的磁心存储块CB、沿该磁心存储块的长边及短边呈L形配置的电源电路40、以及呈网格状配置在磁心存储块上方且与电源电路和多个读出放大器驱动电路连接的电源配线群PSLC、PSLR。采用本发明能提供一种不增大芯片面积就能向读出放大器驱动电路等需要电力的部位供给充分电力的半导体存储器。