公开(公告)号：CN1648768A

公开(公告)日：2005-08-03

申请号：CN200510007840.1

申请日：2005-01-26

Applicant: 株式会社东芝

Inventor： 渡边敦 ,  五十岚睦典

IPC: G03F1/00 ,  H01L27/00 ,  H01L21/00 ,  G06F17/50

CPC classification number: G06F17/5068 ,  G03F1/00 ,  G03F1/36 ,  H01L27/11803

Abstract: 本发明提供一种抑制成品率降低且可靠性、布线效率良好又能缩短工序处理时间的自动设计装置和方法及可用其制造的中间掩模组和半导体集成电路。具有：包含具有带状的第1终端区图案(110P1)的第1布线图案(110)的第1中间掩模(80b)、包含投影在第1终端区图案(110P1)的投影像区的通路图案(120P1)的第2中间掩模(81b)、及包含投影在第1终端区图案(110P1)的投影像与通路图案(120P1)的投影像重叠的区且具有与第1终端区图案(110P1)同方向延伸的带状的第2终端区图案(130P1)和连接第2终端区图案(130P1)的端部且对第2终端区图案(130P1)的延伸方向倾斜延伸的带状的第2线部图案(130P2)的第2布线图案(130P)的第3中间掩模(82b)。