公开(公告)号：CN1604271A

公开(公告)日：2005-04-06

申请号：CN200410074199.9

申请日：2004-09-01

Applicant: 株式会社东芝

Inventor： 金子尚史 ,  冈崎元哉 ,  户岛宏至

IPC: H01L21/00 ,  H01L21/66 ,  H01L21/82

CPC classification number: G06F17/5068

Abstract: 根据本发明的一个方案，提供一种模拟电路图形评估方法，该方法包括：以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数，来设计模拟半导体集成电路的电路图形的模拟电路图形集合体；在衬底上形成模拟电路图形集合体；以及评估形成的模拟电路图形集合体。

公开(公告)号：CN1321436C

公开(公告)日：2007-06-13

申请号：CN200410074199.9

申请日：2004-09-01

Applicant: 株式会社东芝

Inventor： 金子尚史 ,  冈崎元哉 ,  户岛宏至

IPC: H01L21/00 ,  H01L21/66 ,  H01L21/82

CPC classification number: G06F17/5068

Abstract: 根据本发明的一个方案，提供一种模拟电路图形评估方法，该方法包括：以各自状态在各自的几何结构限定参数中出现相同次数的方式，通过结合多个各自具有至少两个状态的几何结构限定参数，来设计模拟半导体集成电路的电路图形的模拟电路图形集合体；在衬底上形成模拟电路图形集合体；以及评估形成的模拟电路图形集合体。