公开(公告)号：CN102629491A

公开(公告)日：2012-08-08

申请号：CN201210021619.1

申请日：2012-01-31

Applicant: 株式会社东芝

Inventor： 长富靖 ,  常盤直哉

IPC: G11C16/34

CPC classification number: G11C16/3459 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/3454

Abstract: 本发明涉及非易失性半导体存储装置。在写入时，执行对第一存储器基元的第一写入操作；以及执行向与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作。所述第一阈值电压分布是正阈值电压分布当中的最低阈值电压分布。验证是否已在所述第一存储器基元中获得所希望的阈值电压分布(第一写入验证操作)，而且，验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布(第二写入验证操作)。控制器电路输出所述第一写入验证操作和所述第二写入验证操作的结果。

公开(公告)号：CN102629491B

公开(公告)日：2015-03-11

申请号：CN201210021619.1

申请日：2012-01-31

Applicant: 株式会社东芝

Inventor： 长富靖 ,  常盤直哉

IPC: G11C16/34

CPC classification number: G11C16/3459 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/3454

Abstract: 本发明涉及非易失性半导体存储装置。在写入时，执行对第一存储器基元的第一写入操作；以及执行向与所述第一存储器基元邻近的第二存储器基元提供第一阈值电压分布的第二写入操作。所述第一阈值电压分布是正阈值电压分布当中的最低阈值电压分布。验证是否已在所述第一存储器基元中获得所希望的阈值电压分布(第一写入验证操作)，而且，验证是否已在所述第二存储器基元中获得所述第一阈值电压分布或电压水平大于所述第一阈值电压分布的阈值电压分布(第二写入验证操作)。控制器电路输出所述第一写入验证操作和所述第二写入验证操作的结果。

公开(公告)号：CN101101792A

公开(公告)日：2008-01-09

申请号：CN200710127460.0

申请日：2007-07-05

Applicant: 株式会社东芝

Inventor： 白川政信 ,  常盤直哉

IPC: G11C16/26 ,  G11C16/10

CPC classification number: G11C8/08 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/26 ,  G11C29/835

Abstract: 半导体存储器装置，包括：可电擦写且其中设置有非易失性存储器单元的存储器单元阵列；行解码器，其配置为选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，其中为存储器单元阵列中坏块设置坏块标志；感测放大器，其配置为感测存储器单元阵列中所选存储器单元的数据；和输出电路，其配置为输出感测放大器中的读出数据，所述输出电路包括输出数据固定电路，其配置为按照坏块标志将输出数据固定在逻辑电平。

公开(公告)号：CN101101792B

公开(公告)日：2010-06-02

申请号：CN200710127460.0

申请日：2007-07-05

Applicant: 株式会社东芝

Inventor： 白川政信 ,  常盤直哉

IPC: G11C16/26 ,  G11C16/10

CPC classification number: G11C8/08 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/0483 ,  G11C16/26 ,  G11C29/835

Abstract: 半导体存储器装置，包括：可电擦写且其中设置有非易失性存储器单元的存储器单元阵列；行解码器，其配置为选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，其中为存储器单元阵列中坏块设置坏块标志；感测放大器，其配置为感测存储器单元阵列中所选存储器单元的数据；和输出电路，其配置为输出感测放大器中的读出数据，所述输出电路包括输出数据固定电路，其配置为按照坏块标志将输出数据固定在逻辑电平。