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公开(公告)号：CN100541655C
公开(公告)日：2009-09-16
申请号：CN200510054330.X
申请日：2002-06-04
Applicant: 株式会社东芝
IPC: G11C11/34 , G11C7/00 , G11C8/00 , H01L27/105
CPC classification number: G11C29/808 , G11C29/785
Abstract: 半导体存储器具有：单元阵列及布置在其中的用于沿其第一方向选择存储单元的若干第一标准元件，布置在该单元阵列内以与对应的第一标准元件一起工作，从而沿其第二方向选择存储单元的第二标准元件，用于替换缺陷第一标准元件的第一冗余元件，及用于替换第二标准元件的第二冗余元件。在单元阵列内还规定允许借助各第一冗余元件替换的一组第一标准元件作为第一修复或“解除”区，以及允许利用各个第二冗余元件替换的一组第二标准元件作为第二解除区。独立控制是否用第一冗余元件替换同时激活的两个第一标准元件；另外，包含所述两个第一标准元件中的一个的第一解除区内的缺陷第二标准元件被和所述两个第一标准元件中的另一个协同的第二冗余元件替换。
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公开(公告)号：CN1199275C
公开(公告)日：2005-04-27
申请号：CN02122455.2
申请日：2002-06-04
Applicant: 株式会社东芝
CPC classification number: G11C29/808 , G11C29/785
Abstract: 一种半导体存储器，包括：具有若干存储单元的单元阵列；在所述单元阵列内，各自被定义为沿第一方向排列的一组存储单元并且具有用于存储单元选择的第一选择线的若干第一标准元件；在所述单元阵列内，各自被定义为沿第二方向排列的一组存储单元并且具有用于存储单元选择的第二选择线的若干第二标准元件，每个所述第二标准元件选择操作上与对应的一个所述第一标准元件相关的一个或多个存储单元；用于替换所述单元阵列内的缺陷第一标准元件的若干第一冗余元件；用于替换所述单元阵列内的缺陷第二标准元件的若干第二冗余元件；在所述单元阵列内，各自被定义为允许用每个所述第一冗余元件来替换的一组第一标准元件的第一修复区；和在所述单元阵列内，各自被定义为允许用每个所述第二冗余元件来替换的一组第二标准元件的第二修复区，其中：所述若干第一标准元件中的至少两个第一标准元件被同时激活，相互独立地控制是否用所述第一冗余元件来替换如此被同时激活的至少两个第一标准元件中的每一个，以及修复在包括所述被同时激活的至少两个第一标准元件之一的一个所述第一修复区内具有缺陷的第二标准元件的至少一个所述第二冗余元件不和所述同时激活的至少两个第一标准元件的所述一个相交。
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公开(公告)号：CN1365148A
公开(公告)日：2002-08-21
申请号：CN02101810.3
申请日：2002-01-11
Applicant: 株式会社东芝
IPC: H01L27/00
CPC classification number: G11C29/787
Abstract: 一种半导体存储器件,它具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统,其中的冗余系统具有多个各包括用来对存储器系统中的有缺陷地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝的熔丝组,且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。
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公开(公告)号：CN1956198A
公开(公告)日：2007-05-02
申请号：CN200610115698.7
申请日：2001-12-30
Applicant: 株式会社东芝
Inventor： 加藤大辅
IPC: H01L27/108 , G11C7/06 , G11C11/409
CPC classification number: G11C7/065 , G11C11/4091 , G11C2207/065 , H01L27/10897
Abstract: 提供一种半导体存储器件的读出放大器部分，该半导体存储器件包括存储单元阵列和排列在该存储单元阵列的列方向的多个位线对，配置该读出放大器部分以控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送，所述读出放大器部分包括：布局单元的阵列，各布局单元分别包括形成在阱区中的读出放大器的电路部分，各布局单元不包括任何用于偏置上述阱区的接触；和设置在所述布局单元之外并配置成用于偏置所述阱区的接触。
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公开(公告)号：CN1658327A
公开(公告)日：2005-08-24
申请号：CN200510054330.X
申请日：2002-06-04
Applicant: 株式会社东芝
IPC: G11C11/34 , G11C7/00 , G11C8/00 , H01L27/105
CPC classification number: G11C29/808 , G11C29/785
Abstract: 半导体存储器具有：单元阵列及布置在其中的用于沿其第一方向选择存储单元的若干第一标准元件，布置在该单元阵列内以与对应的第一标准元件一起工作，从而沿其第二方向选择存储单元的第二标准元件，用于替换缺陷第一标准元件的第一冗余元件，及用于替换第二标准元件的第二冗余元件。在单元阵列内还规定允许借助各第一冗余元件替换的一组第一标准元件作为第一修复或“解除”区，以及允许利用各个第二冗余元件替换的一组第二标准元件作为第二解除区。独立控制是否用第一冗余元件替换同时激活的两个第一标准元件；另外，包含所述两个第一标准元件中的一个的第一解除区内的缺陷第二标准元件被和所述两个第一标准元件中的另一个协同的第二冗余元件替换。
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Patent Agency Ranking
公开(公告)号：CN1366308A
公开(公告)日：2002-08-28
申请号：CN02101900.2
申请日：2002-01-17
Applicant: 株式会社东芝
IPC: G11C11/4063 , H01L27/10
CPC classification number: G11C29/785 , G11C29/26 , G11C29/787 , G11C2029/2602
Abstract: 提供的一种半导体存储器件是其中只是缺陷元件由行冗余元件替换以补偿缺陷,条件是如果多个元件中至少有一个在存储单元阵列中的多个元件同时启用的场合是有缺陷的,其构成包括配置成为可通过根据一个确定行冗余替换是否执行的信号(HITL,HITR)来防止字线状态信号(WLE)被接收而中断缺陷元件的操作的阵列控制电路(12),其中字线状态信号是经单信号线(13－1)输入到单元阵列部件(11A,11B)中的多个存储块(11A－1至11A－31,11B－1至11B－31)中。
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公开(公告)号：CN1302551C
公开(公告)日：2007-02-28
申请号：CN200410046000.1
申请日：2001-12-30
Applicant: 株式会社东芝
Inventor： 加藤大辅
IPC: H01L27/10 , H01L27/108 , G11C7/08 , G11C11/4063
CPC classification number: G11C7/065 , G11C11/4091 , G11C2207/065 , H01L27/10897
Abstract: 提供一种半导体存储器件，包括：存储单元阵列；排列在存储单元阵列的列方向的多个位线对；和用于控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送的读出放大器部分；所述读出放大器部分具有多个读出放大器，每个读出放大器包括DQ栅，每个DQ栅具有连接到对应的一个位线对的两个DQ栅晶体管，每个读出放大器包括一个差分放大器电路，每个差分放大器电路由交叉耦合到对应的一个位线对上的两个读出放大器晶体管形成，两个读出放大器晶体管各形成这样的图形布局，以便在它平行移动时，两个读出放大器晶体管之一可叠加在另一个上，以及两个DQ栅晶体管的每个形成这样的图形布局，以便在它平行移动时，两个DQ栅晶体管之一可叠加在另一个上。
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公开(公告)号：CN1372268A
公开(公告)日：2002-10-02
申请号：CN01138188.4
申请日：2001-12-30
Applicant: 株式会社东芝
Inventor： 加藤大辅
IPC: G11C7/08 , G11C11/4063 , H01L27/108
CPC classification number: G11C7/065 , G11C11/4091 , G11C2207/065 , H01L27/10897
Abstract: 提供一种用在半导体存储器件中的读出放大器控制电路,包括具有以锁存型差分放大器形式连接的第一导电类型的第一晶体管的读出放大器、对应该读出放大器的设置驱动器,该设置驱动器包括第二导电类型的第二晶体管,用于将锁存型差分放大器的公用源线连接到恢复电源线。
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公开(公告)号：CN1542972A
公开(公告)日：2004-11-03
申请号：CN200410046000.1
申请日：2001-12-30
Applicant: 株式会社东芝
Inventor： 加藤大辅
IPC: H01L27/10 , H01L27/108 , G11C7/08 , G11C11/4063
CPC classification number: G11C7/065 , G11C11/4091 , G11C2207/065 , H01L27/10897
Abstract: 提供一种半导体存储器件，包括：存储单元阵列；排列在存储单元阵列的列方向的多个位线对；和用于控制经过位线对到所述存储单元阵列或来自存储单元阵列的数据的传送的读出放大器部分；所述读出放大器部分具有多个读出放大器，每个读出放大器包括DQ栅，每个DQ栅具有连接到对应的一个位线对的两个DQ栅晶体管，每个读出放大器包括一个差分放大器电路，每个差分放大器电路由交叉耦合到对应的一个位线对上的两个读出放大器晶体管形成，两个读出放大器晶体管各形成这样的图形布局，以便在它平行移动时，两个读出放大器晶体管之一可叠加在另一个上，以及两个DQ栅晶体管的每个形成这样的图形布局，以便在它平行移动时，两个DQ栅晶体管之一可叠加在另一个上。
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公开(公告)号：CN1265457C
公开(公告)日：2006-07-19
申请号：CN02101810.3
申请日：2002-01-11
Applicant: 株式会社东芝
IPC: H01L27/00
CPC classification number: G11C29/787
Abstract: 一种半导体存储器件，它具有存储器系统和包括用来消除存储器系统中的多个缺陷的冗余元件的冗余系统，其中的冗余系统具有多个各包括用来对存储器系统中的有缺陷地址进行编程的地址熔丝以及用来防止冗余元件在不使用时被选择的主熔丝的熔丝组，且至少一个主熔丝被多个熔丝组中的至少二个熔丝组共用。
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