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公开(公告)号：CN101622603A
公开(公告)日：2010-01-06
申请号：CN200880006654.8
申请日：2008-07-17
Applicant: 株式会社东芝
IPC: G06F11/10
CPC classification number: H03M13/2906 , G06F11/10 , G06F11/1004 , G06F11/1008 , G06F11/1068 , G06F13/1673 , G06F13/4068 , G11C29/52 , H03M13/03 , H03M13/29 , H03M13/35 , H03M13/6561 , Y02D10/14 , Y02D10/151
Abstract: 一种半导体存储器件包括：多个检测码产生器，被配置为分别产生多个检测码以检测多个数据项中的错误；多个第一校正码产生器，被配置为分别产生多个第一校正码以校正多个第一数据块中的错误，第一数据块中的每一个包括数据项和相应的检测码之一；第二校正码产生器，被配置为产生第二校正码以校正第二数据块中的错误，第二数据块包括第一数据块；和半导体存储器，被配置为非易失性地存储第二数据块、第一校正码和第二校正码。
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公开(公告)号：CN102385538B
公开(公告)日：2014-10-15
申请号：CN201110252163.5
申请日：2008-07-17
Applicant: 株式会社东芝
IPC: G06F11/10
CPC classification number: H03M13/2906 , G06F11/10 , G06F11/1004 , G06F11/1008 , G06F11/1068 , G06F13/1673 , G06F13/4068 , G11C29/52 , H03M13/03 , H03M13/29 , H03M13/35 , H03M13/6561 , Y02D10/14 , Y02D10/151
Abstract: 本发明公开了一种半导体存储器件及其控制方法，该半导体存储器件包括：半导体存储器，被配置为非易失性地存储多个检测码、多个第一校正码、第二校正码以及第二数据块，第一数据块中的每一个包含数据项之一和相应的检测码，第二数据块包括第一数据块；第一校正器，被配置为使用第一校正码来校正第一数据块中的错误；检测器，被配置为使用所述检测码来检测由第一校正器校正的数据项中的错误，并产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和第二校正器，被配置为使用第一错误信息和第二校正码，来校正已校正的数据项当中包括错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。
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公开(公告)号：CN1703035A
公开(公告)日：2005-11-30
申请号：CN200510071376.2
申请日：2005-05-27
Applicant: 株式会社东芝
CPC classification number: H04B7/04 , H04L5/0023 , H04L5/0048 , H04L25/0204 , H04L25/0226
Abstract: 在从多个天线发送数据之前，从这些天线发送多个已知符号序列。每个已知符号序列包含具有不同副载波排列的多个已知符号。从不同天线发送的已知符号具有不同副载波排列。
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公开(公告)号：CN103970619A
公开(公告)日：2014-08-06
申请号：CN201310154051.5
申请日：2013-04-28
Applicant: 株式会社东芝
IPC: G06F11/10
CPC classification number: G06F11/1048 , G06F11/1008 , G06F11/1044 , G06F11/1068 , G06F11/1076 , G11C7/1006 , H03M13/11 , H03M13/2957 , H03M13/3927 , H03M13/45 , H04L1/0041 , H04L1/0057 , H04L1/0061 , H04L1/0072
Abstract: 本发明提供控制器。根据实施方式，控制器具备生成部和作成部。生成部基于表示形成ECC（纠错码）帧的多个比特的各个的读出等级的读出数据和译码了的ECC帧，按形成译码了的ECC帧的每个比特对正确比特值与读出等级的组合的出现次数进行计数，从而生成信道矩阵。作成部，基于信道矩阵以统计方式算出每个读出等级的正确比特值的似然度，从而作成表。
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公开(公告)号：CN101622603B
公开(公告)日：2012-11-28
申请号：CN200880006654.8
申请日：2008-07-17
Applicant: 株式会社东芝
IPC: G06F11/10
CPC classification number: H03M13/2906 , G06F11/10 , G06F11/1004 , G06F11/1008 , G06F11/1068 , G06F13/1673 , G06F13/4068 , G11C29/52 , H03M13/03 , H03M13/29 , H03M13/35 , H03M13/6561 , Y02D10/14 , Y02D10/151
Abstract: 一种半导体存储器件包括：多个检测码产生器，被配置为分别产生多个检测码以检测多个数据项中的错误；多个第一校正码产生器，被配置为分别产生多个第一校正码以校正多个第一数据块中的错误，第一数据块中的每一个包括数据项和相应的检测码之一；第二校正码产生器，被配置为产生第二校正码以校正第二数据块中的错误，第二数据块包括第一数据块；和半导体存储器，被配置为非易失性地存储第二数据块、第一校正码和第二校正码。
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Patent Agency Ranking
公开(公告)号：CN102034547A
公开(公告)日：2011-04-27
申请号：CN201010275308.9
申请日：2010-09-03
Applicant: 株式会社东芝
IPC: G11C16/34
CPC classification number: G11C16/26 , G11C11/5642 , G11C29/00
Abstract: 本发明涉及存储器系统以及对存储器系统的控制方法。一种具有主机和存储卡的存储器系统，包括：多个半导体存储器基元，每一个基元被配置为存储基于阈值电压分布的N位被编码的数据；LLR表存储部，其被配置为存储第一LLR表和第二LLR表，所述第一LLR表由与预定阈值电压对应的正常LLR数据构成，所述第二LLR表由这样的LLR数据构成，该LLR数据使得在与所述第一LLR表中的其中两个相邻LLR之间符号反转的每一个位置对应的每一个位置处的两个LLR的值为“0”；以及解码器，其被配置为使用LLR通过基于概率的重复计算而进行解码处理。
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公开(公告)号：CN102655021B
公开(公告)日：2015-05-06
申请号：CN201110276134.2
申请日：2011-09-16
Applicant: 株式会社东芝
CPC classification number: G11C11/5642 , G11C8/08
Abstract: 本发明提供一种半导体存储装置以及解码方法，存储卡通过使用基于八个阈值电压分布的概率的反复计算对存储在一个存储单元中的、作为读取单位的页不同的3位数据进行解码。存储卡具有：字线控制部(21)，其进行如下控制：选择包括用于硬位读取的七个基准电压以及用于软位读取的多个中间电压的七组电压组中、属于读取页的1位数据的读取所需的电压组，将所选择的上述电压组的电压作为读取电压施加到上述存储单元；对数似然比表存储部；以及解码器，其使用对数似然比对读取到的数据进行解码。
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公开(公告)号：CN103546238A
公开(公告)日：2014-01-29
申请号：CN201310285323.5
申请日：2013-07-09
Applicant: 株式会社东芝
CPC classification number: H03M13/11 , H03M13/1111 , H03M13/255 , H03M13/2957 , H03M13/6325
Abstract: 根据反复解码处理的收敛状况自适应地控制ID中的局部反复以及全局反复的执行。根据实施方式，接收机具备LDPC解码器（104）、生成部（107）、调度器（108）。LDPC解码器（104）进行反复解码处理，在该反复解码处理中，根据对应于第1外部信息的第3可靠度信息重复计算表示生成接收符号的各比特的值的推定结果的第4可靠度信息。生成部（107）根据第4可靠度信息生成用于评价反复解码处理的收敛状况的收敛指标。调度器（108）根据收敛指标进行针对通过反复解码处理形成的局部反复的执行控制、和针对通过符号解映射处理以及反复解码处理之间的往复形成的全局反复的执行控制。
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公开(公告)号：CN102655021A
公开(公告)日：2012-09-05
申请号：CN201110276134.2
申请日：2011-09-16
Applicant: 株式会社东芝
CPC classification number: G11C11/5642 , G11C8/08
Abstract: 本发明提供一种半导体存储装置以及解码方法，存储卡通过使用基于八个阈值电压分布的概率的反复计算对存储在一个存储单元中的、作为读取单位的页不同的3位数据进行解码。存储卡具有：字线控制部(21)，其进行如下控制：选择包括用于硬位读取的七个基准电压以及用于软位读取的多个中间电压的七组电压组中、属于读取页的1位数据的读取所需的电压组，将所选择的上述电压组的电压作为读取电压施加到上述存储单元；对数似然比表存储部；以及解码器，其使用对数似然比对读取到的数据进行解码。
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公开(公告)号：CN102385538A
公开(公告)日：2012-03-21
申请号：CN201110252163.5
申请日：2008-07-17
Applicant: 株式会社东芝
IPC: G06F11/10
CPC classification number: H03M13/2906 , G06F11/10 , G06F11/1004 , G06F11/1008 , G06F11/1068 , G06F13/1673 , G06F13/4068 , G11C29/52 , H03M13/03 , H03M13/29 , H03M13/35 , H03M13/6561 , Y02D10/14 , Y02D10/151
Abstract: 公开了一种半导体存储器件及其控制方法，该半导体存储器件包括：半导体存储器，被配置为非易失性地存储多个检测码、多个第一校正码、第二校正码以及第二数据块，第一数据块中的每一个包含数据项之一和相应的检测码，第二数据块包括第一数据块；第一校正器，被配置为使用第一校正码来校正第一数据块中的错误；检测器，被配置为使用所述检测码来检测由第一校正器校正的数据项中的错误，并产生表示在每个已校正的数据项中存在/不存在错误的第一错误信息；和第二校正器，被配置为使用第一错误信息和第二校正码，来校正已校正的数据项当中包括错误的若干个数据项中的错误，其中，第二校正码的纠错能力高于第一校正码的纠错能力。
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