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公开(公告)号：CN103403670A
公开(公告)日：2013-11-20
申请号：CN201280010818.0
申请日：2012-02-17
Applicant: 株式会社东芝
IPC: G06F7/58
Abstract: 根据一个实施例，一种半导体存储器件包括：存储基元阵列，其包括多个存储基元；随机数生成电路，其被配置为生成随机数；以及控制器，其被配置为控制所述存储基元阵列和所述随机数生成电路。所述随机数生成电路包括：随机数控制电路，其被配置为基于通过生成的控制参数从所述存储基元读出的数据而生成随机数参数；以及伪随机数生成电路，其被配置为通过使用所述随机数参数作为种子值来生成所述随机数。
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公开(公告)号：CN1538449A
公开(公告)日：2004-10-20
申请号：CN200410032925.0
申请日：2004-04-16
CPC classification number: G06K19/07732 , G11C7/1045 , G11C16/26 , G11C16/32
Abstract: 本发明提供具备可以电改写数据的多个非易失性半导体存储单元(1a、1b)、为了对上述非易失性半导体存储单元写入/读出数据与外部之间授受数据的接口部(6、7、9)和用于控制上述非易失性半导体存储单元的控制电路(2a、2b、3a、3b、4a、4b、5a、5b)，上述接口部和控制电路具有经过第1起动步骤从上述非易失性半导体存储单元读出数据，通过上述接口部连续地输出(N+M)(N是2的n次方，n是正整数，N＞M)字节的数据的第1读出模式和经过第2起动步骤从上述非易失性半导体存储单元读出数据，通过上述接口部连续地输出K(K是2的k次方，k是正整数)字节的数据的第2读出模式的非易失性半导体存储装置。
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公开(公告)号：CN101013602B
公开(公告)日：2010-10-13
申请号：CN200710006984.4
申请日：2007-01-31
Applicant: 株式会社东芝
CPC classification number: G11C29/16 , G11C16/04 , G11C29/40 , G11C2029/0405 , G11C2029/3602
Abstract: 公开了一种半导体存储装置，具备：具有多个存储单元的存储单元阵列；把包含“0”和“1”的测试模式数据在多个存储单元中按照每页写入、对多个存储单元进行测试的BIST电路；保持从多个存储单元中按照每页读出的多个数据的读出放大器；一并检测保持在读出放大器中的多个数据，把检测结果输出到上述BIST电路的检测电路。
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公开(公告)号：CN100530413C
公开(公告)日：2009-08-19
申请号：CN200410032925.0
申请日：2004-04-16
CPC classification number: G06K19/07732 , G11C7/1045 , G11C16/26 , G11C16/32
Abstract: 本发明提供具备可以电改写数据的多个非易失性半导体存储单元(1a、1b)、为了对上述非易失性半导体存储单元写入/读出数据与外部之间授受数据的接口部(6、7、9)、和用于控制上述非易失性半导体存储单元的控制电路(2a、2b、3a、3b、4a、4b、5a、5b)，上述接口部和控制电路具有经过第1起动步骤从上述非易失性半导体存储单元读出数据，通过上述接口部连续地输出(N+M)(N是2的n次方，n是正整数，N＞M)字节的数据的第1读出模式、和经过第2起动步骤从上述非易失性半导体存储单元读出数据，通过上述接口部连续地输出K(K是2的k次方，k是正整数)字节的数据的第2读出模式的非易失性半导体存储装置。
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公开(公告)号：CN101013602A
公开(公告)日：2007-08-08
申请号：CN200710006984.4
申请日：2007-01-31
Applicant: 株式会社东芝
CPC classification number: G11C29/16 , G11C16/04 , G11C29/40 , G11C2029/0405 , G11C2029/3602
Abstract: 公开了一种半导体存储装置，具备：具有多个存储单元的存储单元阵列；把包含“0”和“1”的测试模式数据在多个存储单元中按照每页写入、对多个存储单元进行测试的BIST电路；保持从多个存储单元中按照每页读出的多个数据的读出放大器；一并检测保持在读出放大器中的多个数据，把检测结果输出到上述BIST电路的检测电路。
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