公开(公告)号：CN1228848C

公开(公告)日：2005-11-23

申请号：CN02141423.8

申请日：2002-08-30

Applicant: 株式会社东芝

Inventor： 中山笃 ,  行川敏正

IPC: H01L27/00 ,  G11C11/34

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C8/08 ,  G11C8/10 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4087 ,  H03K19/00323 ,  H03K19/00369 ,  H03K2005/00123 ,  H03K2005/0013

Abstract: 本发明提供一种电子电路，包含：第1延迟补偿电路，被提供第1电源电压，被输入第1输入信号，输出延迟了第1规定时间的第1输出信号；第2延迟补偿电路，被提供第2电源电压，被输入第1输入信号，输出延迟了第2规定时间的第2输出信号；第1逻辑电路，被提供第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1逻辑结果；第2逻辑电路，被提供第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。

公开(公告)号：CN1822234A

公开(公告)日：2006-08-23

申请号：CN200510129684.6

申请日：2005-12-16

Applicant: 株式会社东芝

Inventor： 中野浩明 ,  行川敏正 ,  中山笃 ,  和田修 ,  伊藤洋

IPC: G11C17/08 ,  G11C17/18 ,  G11C16/06 ,  G11C7/00

CPC classification number: G11C17/16 ,  G11C17/18

Abstract: 一种通过破坏存储元件的绝缘膜来将信息编程的非易失性半导体存储器，包括：单元阵列，由多个包括所述存储元件以及与所述存储元件串联的选择开关的存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及，写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压。

公开(公告)号：CN1404147A

公开(公告)日：2003-03-19

申请号：CN02141423.8

申请日：2002-08-30

Applicant: 株式会社东芝

Inventor： 中山笃 ,  行川敏正

IPC: H01L27/00 ,  G11C11/34

CPC classification number: G11C7/222 ,  G11C7/22 ,  G11C8/08 ,  G11C8/10 ,  G11C11/4076 ,  G11C11/4082 ,  G11C11/4087 ,  H03K19/00323 ,  H03K19/00369 ,  H03K2005/00123 ,  H03K2005/0013

Abstract: 采用本发明的电子电路包含：第1延迟补偿电路，被提供第1电源电压，被输入第1信号，输出延迟了第1规定时间的第1输出信号；第2延迟补偿电路，被提供第2电源电压，被输入第1信号，输出延迟了第2规定时间的第2输出信号；第1逻辑电路，被提供第1电源电压，给予从上述第2延迟补偿电路输出的上述第2输出信号，进行第1逻辑运算输出第1逻辑结果；第2逻辑电路，被提供第2电源电压，给予从上述第1延迟补偿电路输出的上述第1输出信号，进行第2逻辑运算输出第2逻辑运算结果。