公开(公告)号：CN1249963C

公开(公告)日：2006-04-05

申请号：CN00131900.0

申请日：2000-09-20

Applicant: 株式会社东芝

Inventor： 白川健治 ,  正畑康郎 ,  冈本利夫 ,  下条义满

IPC: H04L12/56

CPC classification number: H04L45/00 ,  H04L29/06 ,  H04L45/566 ,  H04L69/22

Abstract: 本申请公开了一个分组处理设备能够实现快速分组处理，相对于协议变化具有高自适应性和根据网络环境选择最佳的功能实现方案的能力。该分组处理设备具有一个摘要信息产生单元，配置用于从输入分组中提取多个规定的比特序列并且根据多个规定的比特序列值，产生能够规定用于该输入分组的处理的至少一部分的一个摘要信息；和一个分组处理单元，配置用于使用该输入分组的一个指令序列处理该输入分组，它是根据由该摘要信息产生单元产生的摘要信息获得的，其中该摘要信息产生单元产生相对于下一输入分组的摘要信息，同时该分组处理单元实现对于一个分组的处理。

公开(公告)号：CN1291032A

公开(公告)日：2001-04-11

申请号：CN00131900.0

申请日：2000-09-20

Applicant: 株式会社东芝

Inventor： 白川健治 ,  正畑康郎 ,  冈本利夫 ,  下条义满

IPC: H04L12/56

CPC classification number: H04L45/00 ,  H04L29/06 ,  H04L45/566 ,  H04L69/22

Abstract: 本申请公开了一个分组处理设备能够实现快速分组处理,相对于协议变化具有高自适应性和根据网络环境选择最佳的功能实现方案的能力。该分组处理设备具有一个摘要信息产生单元,配置用于从输入分组中提取多个规定的比特序列并且根据多个规定的比特序列值,产生能够规定用于该输入分组的处理的至少一部分的一个摘要信息;和一个分组处理单元,配置用于使用该输入分组的一个指令序列处理该输入分组,它是根据由该摘要信息产生单元产生的摘要信息获得的,其中该摘要信息产生单元产生相对于下一输入分组的摘要信息,同时该分组处理单元实现对于一个分组的处理。

公开(公告)号：CN116800264A

公开(公告)日：2023-09-22

申请号：CN202210974614.4

申请日：2022-08-15

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下条义满

IPC: H03M1/08 ,  H03M1/12

Abstract: 本发明的实施方式涉及一种集成电路，具备：多个AD转换电路，包括第一AD转换电路和第二AD转换电路；以及控制电路，为了使上述第一AD转换电路不受由于上述第二AD转换电路的取样处理(S2)而产生的噪声影响，在上述第二AD转换电路的取样处理中，使开始定时比通常的开始定时延迟，但通过使取样时间缩短，将上述第二AD转换电路的取样处理的结束定时控制为与进行了通常的取样处理的情况下的结束定时相同。