公开(公告)号：CN1234901A

公开(公告)日：1999-11-10

申请号：CN98800984.6

申请日：1998-06-08

Applicant: 松下电器产业株式会社

Inventor： 甲斐康司 ,  大泽拓 ,  村上和彰

IPC: G11C11/406

CPC classification number: G11C11/406 ,  G11C7/20

Abstract: 本发明的目的是在半导体电路中,或特别是在其上组合了DRAM和逻辑电路的LSI中降低刷新操作的次数,从而实现降低能耗和防止因刷新和逻辑电路的DRAM存取之间的冲突引起的存储器存取时间增加造成逻辑电路性能降低。为实现该目的,仅对存储了由逻辑部分使用的数据的行进行刷新。另外,把从数据写入到数据读出周期重叠或相互接近的任意数据分配给DRAM的同一行,以便在其上存储数据,仅在其上存储的数据有效的时间周期期间刷新该行。

公开(公告)号：CN100336134C

公开(公告)日：2007-09-05

申请号：CN98800984.6

申请日：1998-06-08

Applicant: 松下电器产业株式会社

Inventor： 甲斐康司 ,  大泽拓 ,  村上和彰

IPC: G11C11/406

CPC classification number: G11C11/406 ,  G11C7/20

Abstract: 本发明的目的是在半导体电路中，或特别是在其上组合了DRAM和逻辑电路的LSI中降低刷新操作的次数，从而实现降低能耗和防止因刷新和逻辑电路的DRAM存取之间的冲突引起的存储器存取时间增加造成逻辑电路性能降低。为实现该目的，仅对存储了由逻辑部分使用的数据的行进行刷新。另外，把从数据写入到数据读出周期重叠或相互接近的任意数据分配给DRAM的同一行，以便在其上存储数据，仅在其上存储的数据有效的时间周期期间刷新该行。