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公开(公告)号：CN118114730A
公开(公告)日：2024-05-31
申请号：CN202410110350.7
申请日：2024-01-26
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于异步电路的深度强化学习算法加速电路及方法，电路包括：配置寄存器模块、异步全局控制模块、异步计算控制模块、异步网络训练推理计算模块、异步权重更新模块和内存管理模块，该加速电路架构灵活，可通过配置方式，对不同深度强化学习网络计算进行加速，并且支持深度强化学习网络的训练和推理加速计算，针对不同计算模式对相同计算单元进行复用，减少电路面积资源消耗，该加速电路使用异步逻辑电路进行控制，相比同步逻辑电路而言大大减少功耗；本发明能够显著提升深度强化学习网络训练与推理的计算效率，相较于同步逻辑实现的电路，能够以较低的能耗与较高的性能对多种深度强化学习网络训练与推理过程进行加速。
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公开(公告)号：CN118070867A
公开(公告)日：2024-05-24
申请号：CN202410182435.6
申请日：2024-02-19
Applicant: 杭州电子科技大学
Abstract: 本发明公开了基于脉冲分类层事件驱动的脉冲神经网络转换方法及装置，通过对人工神经网络模型转换而来的脉冲神经网络模型分类层神经元采用脉冲发放优先级的判断方法来进行快速分类；通过将人工神经网络模型ReLU激活层替换为神经元，从而得到更利于转换后脉冲神经网络模型精度的人工神经网络模型；并通过权重归一化或阈值平衡的操作，完成从人工神经网络模型到脉冲神经网络模型的转换；通过脉冲神经网络中神经元发射脉冲信号的信息传递完成模型的前向推理；通过使用脉冲神经网络分类层事件驱动的判断方法来进行分类，可以在一定程度上提升推理速度，并可以通过记录时间步长的方式和普通方法进行推理精度和速度的比较。该方法相较于传统的人工到脉冲神经网络转换模型的训练和推理，能够在以较小的精度损失的条件下大幅提升推理速度，能够更好地应用于FPGA等专属脉冲神经网络推理加速硬件。
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公开(公告)号：CN113887720A
公开(公告)日：2022-01-04
申请号：CN202111148518.6
申请日：2021-09-29
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种上采样逆向分块映射方法，包括：S1，读取输入特征图数据并存放在移位缓存区中；S2，找出输出特征图分块中的像素点，映射在输入特征图中最相邻四个的像素点的位置；S3，采用流水线的方式，计算得到输出特征图的像素值，包括：S31，在垂直方向上，将最相邻的四个像素点与列方向的参数，进行一次乘法，得到的四个中间值再做加法，得到两个中间值；S32，将两个中间值，与行方向的参数，分别做乘法，得到两个中间值，再将两个中间值做一次加法，得到输出特征图的上采样后的像素点；S4，处理完一分块的数据后，返回S1，处理下一分块；S5，待输入特征图处理完后，根据寄存器指令继续处理下一张特征图。
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公开(公告)号：CN109101239A
公开(公告)日：2018-12-28
申请号：CN201811006398.4
申请日：2018-08-30
Applicant: 杭州电子科技大学
Abstract: 本发明公开了在线Verilog代码自动判决系统的标准答案生成方法：根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件；生成标准答案.cmp文件加载到答案库。本发明中的各个文件架构了整个Verilog答案判决系统的运行，保证判决系统能够给出一个正确的成绩。
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公开(公告)号：CN117240430A
公开(公告)日：2023-12-15
申请号：CN202311137555.6
申请日：2023-09-05
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于异步电路的加解密方法及电路，针对目前安全性能较不完善的以RISC‑V指令集架构等的微处理器的内部存储和传输数据安全问题。通过AES异步控制模块，利用局部控制信号替换全局时钟，利用事件驱动网络的CLICK单元电路，控制明文加密模块、密文解密模块以及密钥扩展及存储模块；该三种模块均采用模块迭代的方式，实现整体全流水线结构，且个别模块内部同样为流水线的架构实现，易于模块化集成，实现更为简洁高效的异步控制AES全流水线加解密运算。
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Patent Agency Ranking
公开(公告)号：CN109101239B
公开(公告)日：2021-09-14
申请号：CN201811006398.4
申请日：2018-08-30
Applicant: 杭州电子科技大学
Abstract: 本发明公开了在线Verilog代码自动判决系统的标准答案生成方法：根据题目编写正确的Verilog代码，编辑.vwf波形文件并进行仿真，生成.do和.vt文件；对.do文件和.vt文件进行分析和修改生成新的.do文件和.vt文件；生成标准答案.cmp文件加载到答案库。本发明中的各个文件架构了整个Verilog答案判决系统的运行，保证判决系统能够给出一个正确的成绩。
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公开(公告)号：CN112616043A
公开(公告)日：2021-04-06
申请号：CN202011529183.8
申请日：2020-12-22
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于PYNQ的神经网络的识别视频监控报警系统及方法，属于卷积神经网络与FPGA的结合以及应用，先利用算法进行训练得到网络模型，根据得到的网络模型在FPGA上搭建一个深度神经网络加速器，利用FPGA的低功耗和运算的并行特性，运用流水线输入，数据复用等方法对卷积神经系统的加速，并利用该神经网络加速器利用拍摄头采集到的图片进行特征提取和目标分类，实现监控环境中是否有陌生人。此外，利用无线通信模块将检测结果发送给客户端平台。本发明能够实现自动监控的功能，实时监控环境，并将异常情况反馈给监控者，无需人工观察，方便且极大节省了人力。
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公开(公告)号：CN113887720B
公开(公告)日：2024-04-26
申请号：CN202111148518.6
申请日：2021-09-29
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种上采样逆向分块映射方法，包括：S1，读取输入特征图数据并存放在移位缓存区中；S2，找出输出特征图分块中的像素点，映射在输入特征图中最相邻四个的像素点的位置；S3，采用流水线的方式，计算得到输出特征图的像素值，包括：S31，在垂直方向上，将最相邻的四个像素点与列方向的参数，进行一次乘法，得到的四个中间值再做加法，得到两个中间值；S32，将两个中间值，与行方向的参数，分别做乘法，得到两个中间值，再将两个中间值做一次加法，得到输出特征图的上采样后的像素点；S4，处理完一分块的数据后，返回S1，处理下一分块；S5，待输入特征图处理完后，根据寄存器指令继续处理下一张特征图。
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公开(公告)号：CN109190093B
公开(公告)日：2022-11-08
申请号：CN201811006393.1
申请日：2018-08-30
Applicant: 杭州电子科技大学
IPC: G06F40/194 , G06F16/16 , G06F8/41 , G09B19/00
Abstract: 本发明公开了在线Verilog代码自动判决系统的自动评分方法：系统访问标准答案库，复制对应的标准答案文件存放到临时文件夹；系统运行标准答案文件夹中的.do文件、.vt文件编译学生提交的Verilog代码文件，并进行库的加载；系统在linux下运行modelsim进行.vt仿真，根据学生提交的答案Verilog文件进行仿真，截取控制台输出至.result文件；系统根据.tm文件中所书写的时间范围，对比仿真结果.result文件和标准答案.cmp文件计算得到分数结果。本发明.do文件使用vsim指令编译学生答案.V文件和答案文件夹中的.vt文件，并根据.vt文件进行仿真。题目所需要输出的待测试模块，各个信号的激励以及抓取信号的指令$monitor都写在.vt文件中。从而架构其整个Verilog代码判决系统，大大降低了对于Verilog类题目判决的成本。
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公开(公告)号：CN114241423A
公开(公告)日：2022-03-25
申请号：CN202111611405.5
申请日：2021-12-27
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种河道漂浮物智能检测方法及系统，提取河道视频影像数据并进行数据预处理；建立河道漂浮物数据集；构建脉冲神经网络模型；对预处理后的河道漂浮物数据集进行训练，并将训练好的等效卷积神经网络模型转换为脉冲神经网络检测模型；实时获取河道视频测试数据，输入训练好的脉冲神经网络模型对河道漂浮物进行实时智能检测。适用于各种河道场景的实时漂浮物检测。利用脉冲神经网络的方法对河道漂浮物进行识别，可以提供快速且轻量级的深度神经网络预测模式，可应用于在嵌入式设备、移动设备以及廉价计算环境中，易嵌入无人机、城市监控等系统，检测速度快，精度高，时效性强，易用于实践中。
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