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公开(公告)号：CN112859705B
公开(公告)日：2024-09-03
申请号：CN202110120421.8
申请日：2021-01-28
Applicant: 杭州电子科技大学 , 杭州电子科技大学富阳电子信息研究院有限公司
IPC: G05B19/042
Abstract: 本发明公开了一种基于FPGA的高速数据采集系统，FPGA、USB和PC端依次连接，所述AD采集卡与FPGA连接，所述FPGA包括数据传输物理层协议IP核、解数据传输协议IP核、ADC数据处理器、总线互联IP核、XDMA控制器、FDMA控制器、时钟模块、DDR3内存、DDR3控制器、时钟缓冲器和串口模块；所述PC端包括控制信息串口配置部和数据采集部。本发明通过PC端对不同模式进行的切换，可以满足多种应用场景下系统的要求，在高速数据实时采集系统如高速通信系统中具有很好的应用价值。
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公开(公告)号：CN112947156B
公开(公告)日：2024-11-01
申请号：CN202110125304.0
申请日：2021-01-29
Applicant: 杭州电子科技大学 , 杭州电子科技大学富阳电子信息研究院有限公司
IPC: G05B19/042
Abstract: 本发明公开了一种基于FPGA的分布式数据传输系统及方法，SFP接口至少设置两个，分别与Aurora接收端和Aurora发送端连接，Aurora接收端由接收控制模块控制接收数据，接收后存入接收FIFO，Aurora发送端由发送控制模块控制发送数据，发送的数据由发送FIFO中取出；所述控制寄存器经GPIO接收DMA中的数据，控制寄存器与接收控制模块和发送控制模块分别连接，DMA还与接收FIFO和发送FIFO分别连接；DMA和XDMA均与AXI Interconnect连接，AXI Interconnect还DDR4内存连接。本发明用于分布式，可以实现高速大数据量传输，传输速度可以达到410MB/s，通过此平台利用随机森林算法的并行化，数据分块分析，最后多个主机进行投票处理，大大提高随机森林算法的速度与准确度。
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公开(公告)号：CN111800455B
公开(公告)日：2023-01-03
申请号：CN202010404089.3
申请日：2020-05-13
Applicant: 杭州电子科技大学富阳电子信息研究院有限公司 , 杭州电子科技大学
Abstract: 本发明公开了一种基于局域网内不同主机数据源共享卷积神经网络的方法。包括以下步骤：步骤S1：使用Qt布局数据源推流拉流上位机界面；步骤S2：搭建多个局域网推流数据源的客户端与唯一拉流数据源的接收客户端，使用Nginx作为数据源局域网转发服务器；步骤S3：卷积神经网络训练深度学习模型；步骤S4：使用模型进行数据源人脸分类识别，实现对图片或者视频人脸识别与姓名标注。将深度学习与视频服务器局域网传输相结合大大提高了识别的效率，突破了模型单机模式移植性差的缺点，实现了不同主机共享深度学习模型，都可以在不用复制训练模型的条件下，不同主机都可以进行人脸标注与识别。
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公开(公告)号：CN112947156A
公开(公告)日：2021-06-11
申请号：CN202110125304.0
申请日：2021-01-29
Applicant: 杭州电子科技大学富阳电子信息研究院有限公司 , 杭州电子科技大学
IPC: G05B19/042
Abstract: 本发明公开了一种基于FPGA的分布式数据传输系统及方法，SFP接口至少设置两个，分别与Aurora接收端和Aurora发送端连接，Aurora接收端由接收控制模块控制接收数据，接收后存入接收FIFO，Aurora发送端由发送控制模块控制发送数据，发送的数据由发送FIFO中取出；所述控制寄存器经GPIO接收DMA中的数据，控制寄存器与接收控制模块和发送控制模块分别连接，DMA还与接收FIFO和发送FIFO分别连接；DMA和XDMA均与AXI Interconnect连接，AXI Interconnect还DDR4内存连接。本发明用于分布式，可以实现高速大数据量传输，传输速度可以达到410MB/s，通过此平台利用随机森林算法的并行化，数据分块分析，最后多个主机进行投票处理，大大提高随机森林算法的速度与准确度。
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公开(公告)号：CN112859705A
公开(公告)日：2021-05-28
申请号：CN202110120421.8
申请日：2021-01-28
Applicant: 杭州电子科技大学富阳电子信息研究院有限公司 , 杭州电子科技大学
IPC: G05B19/042
Abstract: 本发明公开了一种基于FPGA的高速数据采集系统，FPGA、USB和PC端依次连接，所述AD采集卡与FPGA连接，所述FPGA包括数据传输物理层协议IP核、解数据传输协议IP核、ADC数据处理器、总线互联IP核、XDMA控制器、FDMA控制器、时钟模块、DDR3内存、DDR3控制器、时钟缓冲器和串口模块；所述PC端包括控制信息串口配置部和数据采集部。本发明通过PC端对不同模式进行的切换，可以满足多种应用场景下系统的要求，在高速数据实时采集系统如高速通信系统中具有很好的应用价值。
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Patent Agency Ranking
公开(公告)号：CN111431533B
公开(公告)日：2023-06-16
申请号：CN202010336876.9
申请日：2020-04-26
Applicant: 杭州电子科技大学富阳电子信息研究院有限公司 , 杭州电子科技大学
IPC: H03M1/12
Abstract: 本发明公开了一种高速LVDS接口ADC数据与时钟同步的方法，旨在提供一种在FPGA内部实现高速并行LVDS接口的ADC采样数据在源同步时钟边沿获得最佳采样的方法，该方法包括以下步骤：步骤S1：ADC输入高低电平随机跳变信号；步骤S2：FPGA内部核心控制算法单元对输入的并行信号线高几位进行多周期垂直比对，使输入信号获得相应延时调整；步骤S3：ADC输入确定正弦波信号；步骤S4：FPGA内部核心控制算法单元对输入信号进行快速傅里叶变换再求得信噪比，通过信噪比来确定低位最优输入延时；步骤S5：可对临近有效位附近数据线进行上述S4步骤操作，以获得最优输入延时。本发明通过分开调整ADC高低位输入延时，降低了并行信号线延时调整的次数，提高了信号的信噪比。
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公开(公告)号：CN111061336A
公开(公告)日：2020-04-24
申请号：CN201911278677.0
申请日：2019-12-13
Applicant: 杭州电子科技大学
IPC: G06F1/06
Abstract: 本发明公开了一种多通道输出可调延时的时钟发生器，包括时钟部分和上位机部分，二者通过USB接口通信，其中，所述时钟部分包括USB接口、USB控制器、MCU、时钟控制器、巴伦组件、接口组、晶振和LED组，所述时钟控制器与MCU、晶振和巴伦组件分别连接；所述MCU还与USB控制器和LED组连接；所述USB控制器与USB接口连接；所述巴伦组件与接口组连接。本发明在至少4通道同步输出同频率信号的情况下，能够以其中某一通道作为参考系，其他通道进行不同时间的延时，实现4路同频不同相位输出的时钟发生器。
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公开(公告)号：CN111240401A
公开(公告)日：2020-06-05
申请号：CN202010178019.0
申请日：2020-03-13
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种多通道时钟发生装置，至少包括配置单元、高频时钟生成器、同步时钟发生器和多通道输出单元，其中，配置单元与高频时钟生成器和同步时钟发生器相连接，用于接收配置指令以配置时钟发生装置的运行参数和工作模式；高频时钟生成器用于产生高频时钟；同步时钟发生器用于根据高频时钟生成器输出的高频时钟作为倍频源产生同步时钟；多通道输出单元用于将高频时钟和同步时钟进行通道扩展后输出给目标设备；高频时钟生成器采用ADF4355芯片，同步时钟发生器采用LTC6952芯片。本发明采用ADF4355芯片和高频功分器组合的方式设计了4路最高6.8GHz频率输出，从而简化分路设计。
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公开(公告)号：CN112905332A
公开(公告)日：2021-06-04
申请号：CN201911216008.0
申请日：2019-12-03
Applicant: 杭州电子科技大学富阳电子信息研究院有限公司
Abstract: 本发明公开了一种基于LVS负载均衡Django架构实现英文PDF在线快速翻译方法，包括以下步骤：S10，利用LVS与NGINX技术搭建负载均衡服务器架构，在NGINX上运用Lua胶水语言实现用户访问限制；S20，搭建Django应用服务器框架，实现接受用户数据与返回用户数据；S30，存储与提取Redis数据库主从集群，Redis保存数据，以及返回用户所需求数据。本发明能够实现负载均衡轻松实现五万多以上用户并发数，既保证了满足大量用户需求又加快用户翻译速度，提高了用户体验。
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公开(公告)号：CN111240401B
公开(公告)日：2021-02-05
申请号：CN202010178019.0
申请日：2020-03-13
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种多通道时钟发生装置，至少包括配置单元、高频时钟生成器、同步时钟发生器和多通道输出单元，其中，配置单元与高频时钟生成器和同步时钟发生器相连接，用于接收配置指令以配置时钟发生装置的运行参数和工作模式；高频时钟生成器用于产生高频时钟；同步时钟发生器用于根据高频时钟生成器输出的高频时钟作为倍频源产生同步时钟；多通道输出单元用于将高频时钟和同步时钟进行通道扩展后输出给目标设备；高频时钟生成器采用ADF4355芯片，同步时钟发生器采用LTC6952芯片。本发明采用ADF4355芯片和高频功分器组合的方式设计了4路最高6.8GHz频率输出，从而简化分路设计。
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