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公开(公告)号：CN117897688A
公开(公告)日：2024-04-16
申请号：CN202280058822.8
申请日：2022-08-03
Applicant: 微软技术许可有限责任公司
Abstract: 本公开的实施例的各方面涉及现场可编程门阵列(FPGA)，FPGA被配置为实现指数函数数据路径，指数函数数据路径包括：输入缩放级，包括常数移位器和整数加法器，用于将输入浮点值的尾数部分缩放近似log2e来计算缩放后的尾数值，其中e是欧拉数；指数级，包括桶形移位器和指数查找表，用于：基于输入浮点值的指数部分从缩放后的尾数值中提取整数部分和小数部分；将偏置移位应用于整数部分以计算结果浮点值的结果指数部分；基于小数部分在指数查找表中查找结果浮点值的结果尾数部分；以及组合结果指数部分和结果尾数部分以生成结果浮点值。
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公开(公告)号：CN110692038B
公开(公告)日：2023-04-04
申请号：CN201880033692.6
申请日：2018-04-24
Applicant: 微软技术许可有限责任公司
Abstract: 提供了一种处理器电路，该处理器电路包括：输入端子和输出端子；多个矢量处理器操作电路；耦合到输入端子、输出端子和每个矢量处理器操作电路的选择器电路；以及调度器电路，适于控制选择器电路以在输入端子与输出端子之间配置以任何顺序包括零个、一个或多个矢量处理器操作电路的矢量处理流水线。
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公开(公告)号：CN116830077A
公开(公告)日：2023-09-29
申请号：CN202280014048.0
申请日：2022-01-20
Applicant: 微软技术许可有限责任公司
IPC: G06F7/483
Abstract: 本公开的实施例包括用于提供分层和共享指数浮点数据类型的系统和方法。第一共享指数值和第二共享指数值基于多个浮点值的指数值而被确定。第三共享指数值基于第一共享指数值和第二共享指数值而被确定。第一差值和第二差值基于第一共享指数值、第二共享指数值和第三共享指数值而被确定。符号值和尾数值针对多个浮点值而被确定。针对多个浮点值中的每个浮点值的符号值和尾数值、第三共享指数值、第一差值和第二差值被存储在针对共享指数浮点数据类型的数据结构中。
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公开(公告)号：CN110678841B
公开(公告)日：2023-07-14
申请号：CN201880034189.2
申请日：2018-04-24
Applicant: 微软技术许可有限责任公司
Abstract: 公开了一种具有高效指令集的硬件加速器。一种装置可以包括被配置为访问第一机器指令和第二机器指令的逻辑。第二机器指令可以缺失执行第二机器指令所需要的张量操作数。该逻辑还可以被配置为执行第一机器指令，从而产生张量。该逻辑还可以被配置为使用结果张量作为缺失张量操作数来执行第二机器指令。
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公开(公告)号：CN110692038A
公开(公告)日：2020-01-14
申请号：CN201880033692.6
申请日：2018-04-24
Applicant: 微软技术许可有限责任公司
Abstract: 提供了一种处理器电路，该处理器电路包括：输入端子和输出端子；多个矢量处理器操作电路；耦合到输入端子、输出端子和每个矢量处理器操作电路的选择器电路；以及调度器电路，适于控制选择器电路以在输入端子与输出端子之间配置以任何顺序包括零个、一个或多个矢量处理器操作电路的矢量处理流水线。
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Patent Agency Ranking
公开(公告)号：CN118871927A
公开(公告)日：2024-10-29
申请号：CN202380026818.8
申请日：2023-01-17
Applicant: 微软技术许可有限责任公司
IPC: G06N3/0495 , G06N3/084
Abstract: 一种计算系统被配置为实现深度神经网络，深度神经网络包括用于接收应用于深度神经网络的输入的输入层、用于基于所接收的输入来输出推理的输出层、以及插入在输入层和输出层之间的多个隐藏层。多个节点选择性地对输入进行操作，以生成并且引起推理的输出，其中节点的操作是基于深度神经网络的参数而被控制。稀疏控制器被配置为选择性地应用多个不同的稀疏状态来控制深度神经网络的参数密度。量化控制器被配置成以稀疏依赖的方式选择性地量化深度神经网的参数，使得应用于每个参数的量化基于多个不同稀疏状态中的哪个稀疏状态应用于该参数。
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公开(公告)号：CN118339771A
公开(公告)日：2024-07-12
申请号：CN202280079216.4
申请日：2022-09-19
Applicant: 微软技术许可有限责任公司
IPC: H03K19/17768 , H04L9/00 , G06F7/76
Abstract: 一种现场可编程门阵列FPGA，包括连接多个逻辑块的可配置互连结构，该可配置互连结构和逻辑块被配置为实现数据掩码电路，该数据掩码电路被配置为：接收输入数据(362)，该输入数据包括输入数据在多个索引处的数据值；使用掩码多路复用器(365)在数据值中的数据值和替代值之间进行选择以生成所掩码的数据(330)，该掩码多路复用器由在与输入数据的索引相对应的索引处的多个掩码值(SIMD)中的掩码值控制；以及输出所掩码的数据。在一些示例中，该可配置互连结构和逻辑块还被配置为实现被配置为生成掩码值的掩码生成电路。在一些示例中，掩码值是从外部存储器接收的。
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公开(公告)号：CN112005214B
公开(公告)日：2024-02-20
申请号：CN201980026843.X
申请日：2019-04-06
Applicant: 微软技术许可有限责任公司
IPC: G06F9/30
Abstract: 提供了神经网络处理器和相关方法，神经网络处理器包括向量寄存器文件(VRF)，向量寄存器文件(VRF)具有多端口存储器。处理器可以包括瓦片，以对数据元素的N乘N矩阵和数据元素的N乘1向量进行处理。VRF可以响应于写入指令，将N个数据元素存储在多端口存储器中，并且在P个时钟周期中的每个时钟周期期间，向多端口存储器的P个输入接口电路中的每个输入接口电路提供N个数据元素，输入接口电路包括输入通道，输入通道被配置为并行承载L个数据元素。在P个时钟周期中的每个时钟周期期间，多端口存储器可以被配置为经由P个输入接口电路中所选择的至少一个输入接口电路来接收N个数据元素。VRF可以包括输出接口电路，输出接口电路用于响应于读取指令而提供N个数据元素。
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公开(公告)号：CN112005214A
公开(公告)日：2020-11-27
申请号：CN201980026843.X
申请日：2019-04-06
Applicant: 微软技术许可有限责任公司
IPC: G06F9/30
Abstract: 提供了神经网络处理器和相关方法，神经网络处理器包括向量寄存器文件(VRF)，向量寄存器文件(VRF)具有多端口存储器。处理器可以包括瓦片，以对数据元素的N乘N矩阵和数据元素的N乘1向量进行处理。VRF可以响应于写入指令，将N个数据元素存储在多端口存储器中，并且在P个时钟周期中的每个时钟周期期间，向多端口存储器的P个输入接口电路中的每个输入接口电路提供N个数据元素，输入接口电路包括输入通道，输入通道被配置为并行承载L个数据元素。在P个时钟周期中的每个时钟周期期间，多端口存储器可以被配置为经由P个输入接口电路中所选择的至少一个输入接口电路来接收N个数据元素。VRF可以包括输出接口电路，输出接口电路用于响应于读取指令而提供N个数据元素。
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公开(公告)号：CN110678841A
公开(公告)日：2020-01-10
申请号：CN201880034189.2
申请日：2018-04-24
Applicant: 微软技术许可有限责任公司
Abstract: 公开了一种具有高效指令集的硬件加速器。一种装置可以包括被配置为访问第一机器指令和第二机器指令的逻辑。第二机器指令可以缺失执行第二机器指令所需要的张量操作数。该逻辑还可以被配置为执行第一机器指令，从而产生张量。该逻辑还可以被配置为使用结果张量作为缺失张量操作数来执行第二机器指令。
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