集成电路隔离方法
    1.
    发明授权

    公开(公告)号:CN1017670B

    公开(公告)日:1992-07-29

    申请号:CN90106499.8

    申请日:1987-07-03

    Abstract: 一种通过提供几乎平滑的表面而避免由应力引起的缺陷的多凹槽隔离工艺。在硅基片10上形成图案并蚀刻之,产生有源围壕区18和凹槽(20a-b和21a-b)。使用LOCOS方法在宽凹槽区21内生长场氧化物40,从而用氧化物将凹槽填上,并在窄凹槽区20内沉积上平整的场氧化物44。当将结构进行蚀刻得到一平整的表面后,使用标准步骤制备有源器件,该方法只使用一个光刻掩蔽步骤,使得有源区的宽度损失量极小。

    集成电路隔离工艺
    3.
    发明公开

    公开(公告)号:CN1052572A

    公开(公告)日:1991-06-26

    申请号:CN90106499.8

    申请日:1987-07-03

    Abstract: 一种通过提供几乎平滑的表面而避免由应力引起的缺陷的多凹槽隔离工艺。在硅基片10上形成图案并蚀刻之,产生有源围壕区18和凹槽(20a-b和21a-b)。使用LOCOS方法在宽凹槽区21内生长场氧化物40,从而用氧化物将凹槽填上,并在窄凹槽区20内沉积上平整的场氧化物44。当将结构进行蚀刻得到一平整的表面后,使用标准步骤制备有源器件,该方法只使用一个光刻掩蔽步骤,使得有源区的宽度损失量极小。

    集成电路绝缘工艺方法
    4.
    发明公开

    公开(公告)号:CN87104640A

    公开(公告)日:1988-01-27

    申请号:CN87104640

    申请日:1987-07-03

    CPC classification number: H01L21/76229 H01L21/76235 Y10S148/05

    Abstract: 一种通过提供几乎平滑的表面而避免由应力引起的缺陷的多凹槽绝缘工艺。在硅基片10上形成图案并蚀刻之,产生有源壕状区18和凹槽(20a-b和21a-b)。使用LOCOS方法在宽凹槽区21内生长场氧化物40,从而用氧化物将凹槽填上,并在窄凹槽区20内沉积上平整的场氧化物44。当将结构进行蚀刻得到一平整的表面后,使用标准步骤制备有源器件,该方法只使用一个光刻掩蔽步骤,使电有源区的宽度损失量极小。

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