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公开(公告)号：CN100472496C
公开(公告)日：2009-03-25
申请号：CN200510091984.X
申请日：2005-08-15
Applicant: 富士通株式会社
IPC: G06F13/38
Abstract: 本发明提供一种数据传输装置，其包括输入/输出接收缓冲器(15)、输入/输出发送缓冲器(14)、写数据缓冲器(13)、读数据缓冲器(12)、控制信息表(11a)、写数据存储处理部件(17)、写数据发送部件(34)、读数据缓冲器存储处理部件(33)、输入/输出发送缓冲器存储处理部件(18)以及控制部件(16)，其中该控制部件(16)根据控制信息表(11)执行用于控制由写数据发送部件(34)和读数据缓冲器存储处理部件(33)对存储器进行的存取的存取控制；从而，获得了对于存储器总线和输入/输出总线的协议都最优化的配置，并能够实现无序执行。
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Patent Agency Ranking
公开(公告)号：CN101030133A
公开(公告)日：2007-09-05
申请号：CN200610101506.7
申请日：2006-07-11
Applicant: 富士通株式会社
IPC: G06F5/06
CPC classification number: G06F9/3836 , G06F9/3802 , G06F9/3814 , G06F9/384 , G06F9/3855 , G06F9/3857
Abstract: 本发明提供一种重新排序装置。其中存储器装置存储多个待处理的输入项。矩阵信息的行号对应于存储器装置中的存储位置，而列号对应于输入项顺序中的顺位，并且对应于存储位置以及存储于此存储位置的输入项的顺位的每个矩阵信息元素都具有预定值。进行第一矢量信息和矩阵信息的每列之间的运算，并产生第二矢量信息，所述第一矢量信息指示可处理输入项的存储位置，所述第二矢量信息指示可处理输入项的顺位。然后，从第二矢量信息指示的可处理输入项的顺位中选择一个待处理的顺位，获得对应于所选择顺位的列中具有预定值的元素，并处理对应于该元素的存储位置中的输入项。
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公开(公告)号：CN1834947A
公开(公告)日：2006-09-20
申请号：CN200510091984.X
申请日：2005-08-15
Applicant: 富士通株式会社
IPC: G06F13/38
Abstract: 本发明提供一种数据传输装置，其包括输入/输出接收缓冲器(15)、输入/输出发送缓冲器(14)、写数据缓冲器(13)、读数据缓冲器(12)、控制信息表(11a)、写数据存储处理部件(17)、写数据发送部件(34)、读数据缓冲器存储处理部件(33)、输入/输出发送缓冲器存储处理部件(18)以及控制部件(16)，其中该控制部件(16)根据控制信息表(11)执行用于控制由写数据发送部件(34)和读数据缓冲器存储处理部件(33)对存储器进行的存取的存取控制；从而，获得了对于存储器总线和输入/输出总线的协议都最优化的配置，并能够实现无序执行。
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公开(公告)号：CN1841334B
公开(公告)日：2010-08-18
申请号：CN200510082285.9
申请日：2005-07-06
Applicant: 富士通株式会社
CPC classification number: G06F11/1016
Abstract: 一种用于在存储控制电路中进行地址错误检验的方法，存储控制电路将数据存储在由地址指定的存储区域中，其中，该方法用偶数比特对分配给地址的第一编码进行编码；用奇数比特对分配给写入存储单元数据的第二编码进行编码；基于第一和第二编码产生检验码，并将检验码存储在相应于被写到存储单元的数据的存储单元中；以及基于从存储单元读取的数据、相应于数据读取的检验码及读取地址进行错误检查，从而检测多比特地址错误。
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公开(公告)号：CN100559342C
公开(公告)日：2009-11-11
申请号：CN200610101506.7
申请日：2006-07-11
Applicant: 富士通株式会社
IPC: G06F5/06
CPC classification number: G06F9/3836 , G06F9/3802 , G06F9/3814 , G06F9/384 , G06F9/3855 , G06F9/3857
Abstract: 本发明提供一种重新排序装置。其中存储器装置存储多个待处理的输入项。矩阵信息的行号对应于存储器装置中的存储位置，而列号对应于输入项顺序中的顺位，并且对应于存储位置以及存储于此存储位置的输入项的顺位的每个矩阵信息元素都具有预定值。进行第一矢量信息和矩阵信息的每列之间的运算，并产生第二矢量信息，所述第一矢量信息指示可处理输入项的存储位置，所述第二矢量信息指示可处理输入项的顺位。然后，从第二矢量信息指示的可处理输入项的顺位中选择一个待处理的顺位，获得对应于所选择顺位的列中具有预定值的元素，并处理对应于该元素的存储位置中的输入项。
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公开(公告)号：CN1841334A
公开(公告)日：2006-10-04
申请号：CN200510082285.9
申请日：2005-07-06
Applicant: 富士通株式会社
CPC classification number: G06F11/1016
Abstract: 一种用于在存储控制电路中进行地址错误检验的方法，存储控制电路将数据存储在由地址指定的存储区域中，其中，该方法用偶数比特对分配给地址的第一编码进行编码；用奇数比特对分配给写入存储单元数据的第二编码进行编码；基于第一和第二编码产生检验码，并将检验码存储在相应于被写到存储单元的数据的存储单元中；以及基于从存储单元读取的数据、相应于数据读取的检验码及读取地址进行错误检查，从而检测多比特地址错误。
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