公开(公告)号：CN1525806A

公开(公告)日：2004-09-01

申请号：CN200410001999.8

申请日：2004-01-18

Applicant: 富士通株式会社

Inventor： 首藤贵志 ,  柏武文 ,  高野宪治 ,  饭田宪司 ,  阿部健一郎

IPC: H05K3/46

CPC classification number: H05K3/4682 ,  H05K3/0058 ,  H05K2203/0152 ,  H05K2203/0156 ,  H05K2203/085 ,  H05K2203/1536 ,  Y10T29/49117 ,  Y10T29/49126 ,  Y10T29/4913

Abstract: 一种制造电路板的方法，其能够避免核心基片的形变，保证其尺寸和高密度的布线图案，从而实现紧凑和高性能的半导体器件。本发明的制造电路板的方法包括如下步骤：通过构建处理在一个核心基片上形成一个多层体，其中被一个绝缘层所绝缘的不同层上的布线图案被电连接；以及把该多层体与该核心基片相分离。一个金属层被真空附着在该半导体基片上。通过构建处理把该多层体形成在该金属层上，并且通过破坏在该核心基片与该金属层之间的真空状态，把该多层体与该金属层一同从该核心基片上分离。

公开(公告)号：CN100353821C

公开(公告)日：2007-12-05

申请号：CN200410001999.8

申请日：2004-01-18

Applicant: 富士通株式会社

Inventor： 首藤贵志 ,  柏武文 ,  高野宪治 ,  饭田宪司 ,  阿部健一郎

IPC: H05K3/46

Abstract: 一种制造电路板的方法，其能够避免核心基片的形变，保证其尺寸和高密度的布线图案，从而实现紧凑和高性能的半导体器件。本发明的制造电路板的方法包括如下步骤：通过构建处理在一个核心基片上形成一个多层体，其中被一个绝缘层所绝缘的不同层上的布线图案被电连接；以及把该多层体与该核心基片相分离。一个金属层被真空附着在该半导体基片上。通过构建处理把该多层体形成在该金属层上，并且通过破坏在该核心基片与该金属层之间的真空状态，把该多层体与该金属层一同从该核心基片上分离。