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公开(公告)号：CN1700351A
公开(公告)日：2005-11-23
申请号：CN200510073751.7
申请日：2003-01-10
Applicant: 富士通株式会社
IPC: G11C11/401 , G11C11/409
Abstract: 一更新控制电路在一预设周期内产生一更新请求。第一脉冲串控制电路根据一存取命令输出一预设数量的选通信号。通过一存取命令执行一脉冲串存取操作。一数据输入/输出电路同步于该选通信号连续输入要传输到一存储单元阵列中的数据或连续输出由存储单元阵列提供的数据。当更新请求和存取命令相互冲突时，一判定器决定首先执行一更新操作或一脉冲串存取操作中的哪一个。因此，更新操作和脉冲串存取操作能够被连续执行而不发生重叠。结果，读数据能够以高速度输出，而写数据能够以高速度输入。也就是说，能够提高数据传输速率。
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公开(公告)号：CN1423332A
公开(公告)日：2003-06-11
申请号：CN02151423.2
申请日：2002-11-19
Applicant: 富士通株式会社
IPC: H01L27/00 , G11C11/4074
CPC classification number: G11C8/08 , H03K19/00384 , H03K19/01742 , H03K19/01855
Abstract: 一个第一开关根据一个控制信号进行工作,并接收一个输入信号。一个电压转换电路,用以将具有一个电压并且经由第一开关传送的输入信号转换为一个具有不同电压的输出信号,并输出该信号。一个第二开关将其中一个输出节点连接到被提供一个电压的一根电压线,电压转换电路应当根据输入信号输出所提供的电压。因此,即使输入信号的电压落在电压转换电路正常工作的电压范围以外,仍能经由第二开关,将电压转换电路本来应当输出的电压送往输出节点。这样一来,就实现了输入信号电压的可靠转换,使得即使在低电源电压下,电平移动器仍能可靠地进行工作。这也能防止设置了这样的电平移动器的半导体集成电路发生故障。
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公开(公告)号：CN100353336C
公开(公告)日：2007-12-05
申请号：CN03825274.0
申请日：2003-06-27
Applicant: 富士通株式会社
IPC: G06F12/00
CPC classification number: G06F12/0804 , G06F2212/2022 , G11C7/1006 , G11C11/406 , G11C11/40615 , G11C16/06 , G11C16/3454
Abstract: 本发明提供了一种数据传输方法及系统，其中，当使用闪存来代替SRAM时，使得向闪存的写入时间长度不会作为系统操作而显现在表面上。所述数据传输方法的特征在于包含如下各步骤：从控制器向易失性存储器写入数据；使易失性存储器成为传输处理状态；从传输处理状态的易失性存储器向非易失性存储器传输数据；以及在确认数据传输结束后解除易失性存储器的传输处理状态。
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公开(公告)号：CN1889192A
公开(公告)日：2007-01-03
申请号：CN200510123709.1
申请日：2005-11-18
Applicant: 富士通株式会社
CPC classification number: G11C29/06 , G11C29/10 , G11C2029/0405 , G11C2029/1204 , G11C2029/3602
Abstract: 包括第一步到第六步的预烧测试被施加到半导体存储器上，在每一步中，电压被施加相同的时长，该半导体存储器具有交替排列的具有位线彼此交叉的扭曲结构的位线对和具有位线彼此平行的非扭曲结构的位线对。由于向所有位线施加应力的时长可以设为相等，所以在位线之间施加应力的时长上不会发生偏差。可以防止存储单元特性由于预烧测试而引起的过度恶化。另外，在第一步到第六步中可以使未向其施加应力的位线数目最小。因此，可以增大向其施加应力的位线的比率，这减少了预烧测试时间。从而可以减小测试成本。
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公开(公告)号：CN1452177A
公开(公告)日：2003-10-29
申请号：CN03101539.5
申请日：2003-01-10
Applicant: 富士通株式会社
IPC: G11C11/401 , G11C16/02 , H01L27/115
CPC classification number: G11C7/1051 , G11C7/1063 , G11C11/406 , G11C11/40615 , G11C11/4076
Abstract: 一更新控制电路在一预设周期内产生一更新请求。第一脉冲串控制电路根据一存取命令输出一预设数量的选通信号。通过一存取命令执行一脉冲串存取操作。一数据输入/输出电路同步于该选通信号连续输入要传输到一存储单元阵列中的数据或连续输出由存储单元阵列提供的数据。当更新请求和存取命令相互冲突时，一判定器决定首先执行一更新操作或一脉冲串存取操作中的哪一个。因此，更新操作和脉冲串存取操作能够被连续执行而不发生重叠。结果，读数据能够以高速度输出，而写数据能够以高速度输入。也就是说，能够提高数据传输速率。
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Patent Agency Ranking
公开(公告)号：CN100452236C
公开(公告)日：2009-01-14
申请号：CN200510001828.X
申请日：2005-01-13
Applicant: 富士通株式会社
IPC: G11C11/401 , G11C7/00
CPC classification number: G11C11/406 , G11C11/40603 , G11C29/783
Abstract: 当内部访问请求与外部访问请求发生冲突时，仲裁器判断内部访问请求和外部访问请求中哪个具有更高的优先级。冗余判断电路根据内部访问请求和外部访问请求中的每个请求，判断出要访问常规存储器单元和冗余存储器单元中的哪个单元。当仲裁器赋予内部访问请求更高的优先级时，冗余判断电路在内部访问操作期间执行用于外部访问请求的冗余判断。为了防止存储器核心的误动作，保存电路保存了冗余判断结果，并且防止将用于外部访问请求的冗余判断结果发送到执行内部访问操作的存储器核心。
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公开(公告)号：CN1892915A
公开(公告)日：2007-01-10
申请号：CN200510115247.9
申请日：2005-11-11
Applicant: 富士通株式会社
IPC: G11C29/00 , G11C11/409 , G11C7/00
CPC classification number: G11C29/02 , G11C11/401 , G11C29/025
Abstract: 本发明公开了一种半导体存储器器件。均衡电路响应于激活均衡控制信号将一对位线彼此连接，并将该对位线连接到预充电电压线。均衡控制电路响应于第一定时信号的激活，将均衡控制信号去激活。字线驱动电路响应于第二定时信号的激活而激活字线中的一条。定时控制电路的第一信号生成电路生成第一定时信号。定时控制电路的第二信号生成电路在均衡控制信号随第一定时信号的激活而被去激活之后，激活第二定时信号。第二信号生成电路的延迟控制电路相对于在正常模式中第二定时信号的激活定时，在测试模式中延迟第二定时信号的激活定时。
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公开(公告)号：CN1419243A
公开(公告)日：2003-05-21
申请号：CN02121786.6
申请日：2002-05-31
Applicant: 富士通株式会社
CPC classification number: G11C29/808 , G11C29/812 , G11C29/848
Abstract: 冗余存储器电路保存指出有缺陷的存储单元行的缺陷地址。冗余控制电路禁用对应于冗余存储器电路中保存的缺陷地址的有缺陷的存储单元行，启用包含有缺陷的存储单元行的存储块中的冗余存储单元行。此外，在其它存储块中，冗余控制电路禁用对应于有缺陷的存储单元行的存储单元行，启用代替这些存储单元行的冗余存储单元行。从而，不仅存在有缺陷的存储单元行的存储块被解除，而且其它存储块中的存储单元行其中的一个也被解除。因此，可在所有存储块之间共用冗余存储器电路，从而减少冗余存储器电路的数量。结果可减小半导体存储器的芯片尺寸。
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公开(公告)号：CN1242475C
公开(公告)日：2006-02-15
申请号：CN02151423.2
申请日：2002-11-19
Applicant: 富士通株式会社
IPC: H01L27/00 , G11C11/4074
CPC classification number: G11C8/08 , H03K19/00384 , H03K19/01742 , H03K19/01855
Abstract: 一个第一开关根据一个控制信号进行工作，并接收一个输入信号。一个电压转换电路，用以将具有一个电压并且经由第一开关传送的输入信号转换为一个具有不同电压的输出信号，并输出该信号。一个第二开关将其中一个输出节点连接到被提供一个电压的一根电压线，电压转换电路应当根据输入信号输出所提供的电压。因此，即使输入信号的电压落在电压转换电路正常工作的电压范围以外，仍能经由第二开关，将电压转换电路本来应当输出的电压送往输出节点。这样一来，就实现了输入信号电压的可靠转换，使得即使在低电源电压下，电平移动器仍能可靠地进行工作。这也能防止设置了这样的电平移动器的半导体集成电路发生故障。
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公开(公告)号：CN1697077A
公开(公告)日：2005-11-16
申请号：CN200510001828.X
申请日：2005-01-13
Applicant: 富士通株式会社
IPC: G11C11/401 , G11C7/00
CPC classification number: G11C11/406 , G11C11/40603 , G11C29/783
Abstract: 当内部访问请求与外部访问请求发生冲突时，仲裁器判断内部访问请求和外部访问请求中哪个具有更高的优先级。冗余判断电路根据内部访问请求和外部访问请求中的每个请求，判断出要访问常规存储器单元和冗余存储器单元中的哪个单元。当仲裁器赋予内部访问请求更高的优先级时，冗余判断电路在内部访问操作期间执行用于外部访问请求的冗余判断。为了防止存储器核心的误动作，保存电路保存了冗余判断结果，并且防止将用于外部访问请求的冗余判断结果发送到执行内部访问操作的存储器核心。
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