公开(公告)号：CN1256775C

公开(公告)日：2006-05-17

申请号：CN03155559.4

申请日：2003-08-28

Applicant: 富士通株式会社

Inventor： 佐藤成生 ,  加势正隆

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6653 ,  H01L21/26586 ,  H01L21/28052 ,  H01L21/32155 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/665 ,  H01L29/6659

Abstract: 本发明提供一种半导体器件及其制造方法，其在用过刻蚀侧壁作掩模的同时，其导电类型与包含在源和漏区中的杂质的导电类型相同的杂质沿着倾斜于所述半导体衬底的表面的方向注入到栅极的露出表面中，其中栅极在其顶表面和一个侧面的上部被注入杂质，而源和漏区之一被注入杂质，注入的杂质量等于通过单次注入可获得的杂质量，但是其它部分不被注入杂质，或只稍微注入几乎没有影响的少量杂质。利用本发明，可以提高栅极内的杂质浓度而不增加源和漏区的杂质浓度，并最终提高栅极容量和短-沟道电阻，而不用预防由于栅极形状的变化造成的阈值电压的波动。

公开(公告)号：CN1877839A

公开(公告)日：2006-12-13

申请号：CN200610054758.9

申请日：2006-03-10

Applicant: 富士通株式会社

Inventor： 奥野昌树 ,  岸井贞浩 ,  森冈博 ,  寺原政德 ,  佐藤成生 ,  铃木腕

IPC: H01L27/092 ,  H01L21/762 ,  H01L21/8238

Abstract: 本发明公开一种半导体器件，该半导体器件包括：半导体衬底；设置在该半导体衬底的预定位置的器件区域；以及隔离该器件区域的浅槽隔离区域。该浅槽隔离区域包括：沟槽；设置在沟槽侧壁的上部的氮化膜衬层；设置在沟槽侧壁的下部的热氧化膜。该浅槽隔离如下设置：将浅槽隔离区域第二部分的宽度设置为比浅槽隔离区域的第一部分的宽度宽，该第二部分设置有该热氧化膜，该第一部分设置有该氮化膜衬层的下端。

公开(公告)号：CN1489220A

公开(公告)日：2004-04-14

申请号：CN03155559.4

申请日：2003-08-28

Applicant: 富士通株式会社

Inventor： 佐藤成生 ,  加势正隆

IPC: H01L29/78 ,  H01L27/092 ,  H01L21/8238 ,  H01L21/336

CPC classification number: H01L29/6653 ,  H01L21/26586 ,  H01L21/28052 ,  H01L21/32155 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/665 ,  H01L29/6659

Abstract: 在用过刻蚀侧壁作掩模的同时，其导电类型与包含在源和漏区中的杂质的导电类型相同的杂质沿着倾斜于所述半导体衬底的表面的方向注入到栅极的露出表面中，其中栅极在其顶表面和一个侧面的上部被注入杂质，而源和漏区之一被注入杂质，注入的杂质量等于通过单次注入可获得的杂质量，但是其它部分不被注入杂质，或只稍微注入几乎没有影响的少量杂质。