公开(公告)号：CN116960095A

公开(公告)日：2023-10-27

申请号：CN202310259408.X

申请日：2023-03-10

Applicant: 富士电机株式会社

Inventor： 小平悦宏 ,  关野裕介 ,  伊藤太一

IPC: H01L23/498 ,  H01L23/31 ,  H01L25/065

Abstract: 本发明提供抑制并联连接的多个半导体芯片的电流不平衡的半导体装置。布线板在短边侧具备输出部分，在短边侧具备与半导体芯片的输出电极电连接的纵向连接部分及横向连接部分。此时，纵向连接部分从输出部分侧的端部沿着长边形成有狭缝。由此，从配置于距端子接合区最近的位置的半导体芯片输出的电流经由纵向连接部分和横向连接部分直到到达布线板的输出部分为止。该电流路径与从配置于距端子接合区最远的位置的半导体芯片输出的电流到达布线板的输出部分为止的电流路径之差变小。

公开(公告)号：CN108022884A

公开(公告)日：2018-05-11

申请号：CN201710894998.8

申请日：2017-09-28

Applicant: 富士电机株式会社

Inventor： 关野裕介

IPC: H01L23/00 ,  H01L23/48

CPC classification number: H01L29/772 ,  H01L23/053 ,  H01L23/32 ,  H01L23/367 ,  H01L23/49811 ,  H01L24/29 ,  H01L24/32 ,  H01L24/73 ,  H01L25/072 ,  H01L25/18 ,  H01L2224/291 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/1203 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/3511 ,  H01R4/01 ,  H01L2924/014 ,  H01L2924/00014 ,  H01L23/562 ,  H01L23/481

Abstract: 本发明的半导体装置能够抑制半导体装置的可靠性的下降。在半导体装置(1)中，外部连接端子(80a、80b)的另一端部(82a、82b)与壳体盖部(70)的正面抵接，利用外部连接端子(80a、80b)的弹性部(83a、83b)的弹性力，将壳体盖部(70)向层叠基板(30)侧不断地推靠。由此，即使半导体装置(1)伴随着传导了来自于发热的半导体元件(10a、10b)的热的层叠基板(30)的变形而发生变形，也维持外部连接端子(80a、80b)的一端部(81a、81b)与电路板(32)的接合端子(40a、40b)之间的接合。