公开(公告)号：CN116230530A

公开(公告)日：2023-06-06

申请号：CN202211356416.8

申请日：2022-11-01

Applicant: 富士电机株式会社

Inventor： 久根下直树 ,  远藤诚 ,  吉本笃司

IPC: H01L21/331 ,  H01L21/336 ,  H01L21/768 ,  H01L23/48 ,  H01L29/739 ,  H01L29/786

Abstract: 提供一种半导体装置的制造方法和半导体装置，通过缩小p+型接触区的宽度，实现台面宽度的细微化。所述半导体装置的制造方法形成第二导电型的第一半导体区(3)、第一导电型的第二半导体区(4)、沟槽(6)、栅极绝缘膜(7)、栅极电极(8)和层间绝缘膜(13)。接下来，形成贯通层间绝缘膜(13)而到达第一半导体区(3)的接触孔(9)，将此处形成的聚合物(17)作为掩模，通过离子注入(19)在露出于接触孔(9)的底面的第一半导体区(3)的表面层形成第二导电型的第三半导体区(5)，在离子注入(19)后，除去聚合物(17)。接下来，形成第二导电类型的第四半导体区、第一电极和第二电极。

公开(公告)号：CN117637473A

公开(公告)日：2024-03-01

申请号：CN202310790770.X

申请日：2023-06-30

Applicant: 富士电机株式会社

Inventor： 久根下直树 ,  百瀬雅之 ,  浜崎竜太郎

IPC: H01L21/331 ,  H01L29/739 ,  H01L29/06

Abstract: 本发明提供半导体装置的制造方法，能够抑制由于对接触沟槽的离子注入而引起的栅极阈值电压的变动和偏差，并且能够实现微细化。从第一导电型的半导体基板的上表面侧起形成第一沟槽，在第一沟槽埋入绝缘栅型电极构造，在半导体基板的上部以与第一沟槽相接的方式形成第二导电型的基区，在基区的上部以与第一沟槽相接的方式形成第一导电型的第一主电极区，去除第一主电极区的一部分来形成第二沟槽，从斜上方向对第二沟槽的侧壁面的整体进行第一导电型的第一杂质的离子注入，对第二沟槽的底面进行第二导电型的第二杂质的离子注入，由此在第二沟槽的底部形成第二导电型的接触区，在半导体基板的下表面侧形成第二导电型的第二主电极区。