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公开(公告)号：CN112230884B
公开(公告)日：2021-04-20
申请号：CN202011494636.8
申请日：2020-12-17
Applicant: 季华实验室
Abstract: 本发明涉及数据处理领域，提供了一种目标检测硬件加速器及加速方法，该加速器包括集成有乘法器及加法器的卷积运算器，所述卷积运算器接收预先存储于块随机存储器的卷积权重数据及特征图，所述乘法器对所述卷积权重数据及特征图进行乘法操作得到乘法结果数据和卷积偏移数据，所述加法器对所述乘法结果数据及卷积偏移数据进行移位相加求和处理得到乘累加结果数据；池化操作单元，用于接收所述乘累加结果数据并进行池化操作，输出池化结果数据；RBR操作单元，用于对所述池化结果数据进行批量标准化和量化得到目标特征数据并存储至所述块随机存储器。本发明能够减少加速器进行数据搬运需要的时间和功耗，提升加速器的工作效率。
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公开(公告)号：CN113838505A
公开(公告)日：2021-12-24
申请号：CN202110987136.6
申请日：2021-08-26
Applicant: 季华实验室
IPC: G11C15/04
Abstract: 本发明提供了一种基于CAM的内存条目计数电路，该内存条目计数电路包括CAM阵列、数据搜索状态机及驱动器、正计数器、负计数器、多对差分搜索线对、多个匹配线；CAM阵列包括N个条目行及排列在条目行上的数值运算单元、符号运算单元和多路分解器，N大于1；数据搜索状态机及驱动器生成N*N种可能的乘法模式，并广播到差分搜索线对上；在搜索模式下，通过运算单元输出激活数据和权重数据，当匹配线监视到某条目行上输出数据与乘法模式匹配时，通过正计数器或负计数器计算匹配条目的正负出现次数。本发明还提供了包括上述内存条目计数电路的内存装置。本发明通过存算一体的计算方式对匹配条目的正负出现次数进行计数，减少了内存访问功耗。
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公开(公告)号：CN112230884A
公开(公告)日：2021-01-15
申请号：CN202011494636.8
申请日：2020-12-17
Applicant: 季华实验室
Abstract: 本发明涉及数据处理领域，提供了一种目标检测硬件加速器及加速方法，该加速器包括集成有乘法器及加法器的卷积运算器，所述卷积运算器接收预先存储于块随机存储器的卷积权重数据及特征图，所述乘法器对所述卷积权重数据及特征图进行乘法操作得到乘法结果数据和卷积偏移数据，所述加法器对所述乘法结果数据及卷积偏移数据进行移位相加求和处理得到乘累加结果数据；池化操作单元，用于接收所述乘累加结果数据并进行池化操作，输出池化结果数据；RBR操作单元，用于对所述池化结果数据进行批量标准化和量化得到目标特征数据并存储至所述块随机存储器。本发明能够减少加速器进行数据搬运需要的时间和功耗，提升加速器的工作效率。
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