公开(公告)号：CN102468302A

公开(公告)日：2012-05-23

申请号：CN201110345087.2

申请日：2011-11-04

Applicant: 夏普株式会社

Inventor： 柳雅彦

IPC: H01L27/092 ,  H01L27/02 ,  H01L21/8238

CPC classification number: H01L21/823878 ,  H01L21/761 ,  H01L27/0921 ,  H01L27/0928 ,  H01L29/1083

Abstract: 半导体装置及其制造方法。根据本发明的半导体装置具有P型阱和N型阱，其中比P型阱和N型阱更深的高杂质浓度区域的杂质浓度为1×1017cm-3至1×1019cm-3，且该装置包括用于分离元件的第一沟道分离部分，该第一沟道分离部分的深度等于或深于高杂质浓度区域。

公开(公告)号：CN102005371B

公开(公告)日：2012-11-28

申请号：CN201010267750.7

申请日：2010-08-30

Applicant: 夏普株式会社

Inventor： 柳雅彦

IPC: H01L21/266 ,  H01L21/8238

CPC classification number: H01L21/823814 ,  H01L21/823892

Abstract: 本发明提供一种能够减少掩模工序数的半导体装置的制造方法。在CMOS制造工艺中，使用共同的掩模图形，同时进行NMOS以及PMOS的形成区域的栅电极的加工，加工栅电极之后，使用将栅电极作为掩模的共同的掩模图形，进行用于分别在各NMOS以及PMOS的形成区域形成阱以及源极漏极区域的杂质离子的注入，从而能够减少掩模工序数。

公开(公告)号：CN105453250A

公开(公告)日：2016-03-30

申请号：CN201480044667.X

申请日：2014-06-26

Applicant: 夏普株式会社

Inventor： 冈本朋昭 ,  柳雅彦 ,  川上知巳

IPC: H01L21/761 ,  H01L21/22 ,  H01L21/265 ,  H01L29/74 ,  H01L29/747

CPC classification number: H01L23/544 ,  H01L21/22 ,  H01L21/761 ,  H01L29/0646 ,  H01L29/66386 ,  H01L29/747 ,  H01L2223/5446 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明能够以不损害应对晶片破裂的强度的方式缩短形成隔离区域的扩散时间。在晶片两面分别沿着相互相邻的半导体器件间的划线(SL)不连续且间断地排列配置多个圆形孔(4a、4b)，在多个圆形孔(4a、4b)的周围，元件分离用的一种导电型(这里为P型)的隔离扩散层(5a、5b)分别形成为从晶片两面到达深度方向中央部，至少一部分在相邻孔之间和上下底面之间相互重叠。

公开(公告)号：CN102005371A

公开(公告)日：2011-04-06

申请号：CN201010267750.7

申请日：2010-08-30

Applicant: 夏普株式会社

Inventor： 柳雅彦

IPC: H01L21/266 ,  H01L21/8238

CPC classification number: H01L21/823814 ,  H01L21/823892

Abstract: 本发明提供一种能够减少掩模工序数的半导体装置的制造方法。在CMOS制造工艺中，使用共同的掩模图形，同时进行NMOS以及PMOS的形成区域的栅电极的加工，加工栅电极之后，使用将栅电极作为掩模的共同的掩模图形，进行用于分别在各NMOS以及PMOS的形成区域形成阱以及源极漏极区域的杂质离子的注入，从而能够减少掩模工序数。