基于超标量RISC-V处理器流水线的协处理器访存接口

    公开(公告)号:CN115688640A

    公开(公告)日:2023-02-03

    申请号:CN202211171093.5

    申请日:2022-09-24

    Applicant: 复旦大学

    Abstract: 本发明属于集成电路设计技术领域,具体为基于超标量RISC‑V处理器流水线的协处理器访存接口。本发明包括开源玄铁处理器原有的加载存储单元流水线修改逻辑、协处理器访存状态机;流水线修改逻辑完成协处理器访存指令在流水线中的处理逻辑,包括:加载及存储流水线借用逻辑以及地址冲突解决逻辑;状态机负责协处理器访存指令在协处理器与主处理器的加载存储流水之间的指令发射和响应行为的管理,包括:加载状态机与存储状态机;通过协处理器访存接口借用主处理器的加载存储流水线,实现协处理器在系统中的正常访存行为。与主处理器相连的协处理器通过本访存接口对系统中的L1Cache进行访存操作,完成对共享数据区域的访问,供其他计算操作使用。

    基于加载指令依赖链的RISC-V处理器防御幽灵攻击方法

    公开(公告)号:CN116821975A

    公开(公告)日:2023-09-29

    申请号:CN202310570941.8

    申请日:2023-05-19

    Applicant: 复旦大学

    Abstract: 本发明属于集成电路设计领域,具体为基于加载指令依赖链的RISC‑V处理器防御幽灵攻击的方法。本发明方法包括在BOOM流水线中添加推测污染追踪表和寄存器依赖前馈逻辑和发射单元内的判断逻辑来阻止非安全的指令信息在脱离错误推测路径之前被发射,以此来实现防御幽灵攻击。本发明在不大规模更改流水线架构的情况下,在发射阶段之前增加对加载指令的依赖链的追踪,如果在相同推测路径下的寄存器依赖链上的最老的加载指令脱离了错误路径,则整条依赖链上的加载指令都变为安全,并可以被发射。该种方式可以成功防御Spectre等攻击变体,同时相比传统的非安全的情况下所有加载指令都被阻止的情形该方案在性能上的开销损失相对较小。

    双发射流水线的指令处理方法、装置、电子设备及介质

    公开(公告)号:CN117369878A

    公开(公告)日:2024-01-09

    申请号:CN202210772559.0

    申请日:2022-06-30

    Abstract: 本申请实施例涉及处理器领域,公开了一种双发射流水线的指令处理方法、装置、电子设备及介质。本申请中利用双入双出队列按照预设顺序发射指令;在指令发射时,按照预设顺序依次为各个指令分配表征发射顺序的标记;在提交时获取各个指令的标记,根据标记所记录的指令的顺序,依次对各个指令进行提交。从而实现了指令级并行的顺序双发射流水线方案,相对于单发射提高了处理器性能,相对于乱序流水线,本方案无需额外增加硬件,对处理器所占面积有所优化。

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