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公开(公告)号：CN103633998B
公开(公告)日：2017-02-15
申请号：CN201210311259.9
申请日：2012-08-28
Applicant: 复旦大学
IPC: H03L7/08
Abstract: 本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。
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公开(公告)号：CN103684424B
公开(公告)日：2017-03-01
申请号：CN201210353242.X
申请日：2012-09-20
Applicant: 复旦大学
IPC: H03K23/42
Abstract: 本发明属于射频无线接收机集成电路技术领域，具体涉及一种应用于无线接收机集成电路中的高频高速电流模锁存分频器（Current-mode Latched Frequency Divider，CML-FD）的设计。一方面，通过在分频器的交差耦合管源极引入电容阵列提高分频器的工作频率；另一方面，通过改变负载MOS管的栅极电压大小，实现分频器的负载变化。通过这种设计，电流模锁存分频器可以实现较高速以及较宽的工作频率范围，并具有一定的可重构性，且节省芯片的面积，适用于多模可重构频率综合器。
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公开(公告)号：CN103684424A
公开(公告)日：2014-03-26
申请号：CN201210353242.X
申请日：2012-09-20
Applicant: 复旦大学
IPC: H03K23/42
Abstract: 本发明属于射频无线接收机集成电路技术领域，具体涉及一种应用于无线接收机集成电路中的高频高速电流模锁存分频器（Current-mode Latched Frequency Divider，CML-FD）的设计。一方面，通过在分频器的交差耦合管源极引入电容阵列提高分频器的工作频率；另一方面，通过改变负载MOS管的栅极电压大小，实现分频器的负载变化。通过这种设计，电流模锁存分频器可以实现较高速以及较宽的工作频率范围，并具有一定的可重构性，且节省芯片的面积，适用于多模可重构频率综合器。
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公开(公告)号：CN103633998A
公开(公告)日：2014-03-12
申请号：CN201210311259.9
申请日：2012-08-28
Applicant: 复旦大学
IPC: H03L7/08
Abstract: 本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。
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公开(公告)号：CN103312315B
公开(公告)日：2016-01-20
申请号：CN201310220743.5
申请日：2013-06-05
Applicant: 复旦大学
IPC: H03K21/08
Abstract: 本发明属于集成电路技术领域，具体为一种计数器同步电路输出端毛刺的消除方法和电路。该电路包含两级不同结构的毛刺消除电路，两级电路直接串联，首先第一级电路在电路复位结束后立即开始工作，通过对同步电路输出每周期累加值进行检测，判断是否出现大幅毛刺，并对出现大幅毛刺的情况进行毛刺消除，之后始终保持工作状态。第二级电路在锁相环锁定之后开始工作，通过对第一级毛刺消除电路输出每周期累加值与频率控制字整数部分fcw_int的差距进行检测，判断是否出现毛刺，并对任何毛刺进行消除，之后始终保持工作状态。该毛刺消除电路不仅消除了毛刺对环路锁定的影响，同时对于其他需要使用计数器同步电路输出的电路可以提供正确的输入。
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Patent Agency Ranking
公开(公告)号：CN103684428A
公开(公告)日：2014-03-26
申请号：CN201210331349.4
申请日：2012-09-08
Applicant: 复旦大学
Abstract: 本发明属于微电子及集成电路技术领域，具体涉及一种用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。本方法通过包括：分频倍数可变时钟分频器，伪随机码发生器，二进制-温度计码转换电路和桶形移位器阵列的电路对数字控制振荡器中控制字进行码值转换，并随机移位，降低电容不匹配对数字控制振荡器输出频谱的影响；本发明的方法尤其适用于全数字锁相环的电路设计，在数字控制振荡器模块的设计和制造的过程中，具有重要的实用价值。
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公开(公告)号：CN103684399A
公开(公告)日：2014-03-26
申请号：CN201210337509.6
申请日：2012-09-12
Applicant: 复旦大学
IPC: H03K19/0175 , H03K3/011
Abstract: 本发明属于集成电路技术领域，涉及一种宽带、低增益抖动的缓冲器，由两级电路构成，每级电路均为全差分电路，第一级电路通过串联电感建峰电路提供一定增益；第二级通过并联电感建峰电路进行增益补偿，本发明的缓冲器通过电感建峰，实现宽带驱动；通过增益补偿，实现宽带内的低增益抖动。实验证实，本发明的缓冲器电路能克服现有技术如全频段多带正交频分复用超宽带应用中单级的串联电感建峰电路难以满足系统对缓冲器的要求的缺陷，具有良好的宽带和低增益抖动性能。
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公开(公告)号：CN102694031A
公开(公告)日：2012-09-26
申请号：CN201210181417.3
申请日：2012-06-05
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种可提高数控振荡器频率分辨率的变容管。数控振荡器输出的离散频点会引入额外的量化噪声，为了保证该量化噪声不会显著影响系统性能，数控振荡器需要很精细的频率分辨率。通过将单个P型金属氧化物半导体场效应晶体管的源端和体端都连接到电源，或者将单个N型金属氧化物半导体场效应晶体管的源端和体端都连接到地电平，来构成一种精细调谐的变容管，控制电压连接到漏端，输出电容在栅端得到。上述变容管可以提高数控振荡器的频率分辨率，从而降低数控振荡器引入的量化噪声。
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公开(公告)号：CN103684428B
公开(公告)日：2016-09-07
申请号：CN201210331349.4
申请日：2012-09-08
Applicant: 复旦大学
Abstract: 本发明属于微电子及集成电路技术领域，具体涉及一种用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。本方法通过包括：分频倍数可变时钟分频器，伪随机码发生器，二进制‑温度计码转换电路和桶形移位器阵列的电路对数字控制振荡器中控制字进行码值转换，并随机移位，降低电容不匹配对数字控制振荡器输出频谱的影响；本发明的方法尤其适用于全数字锁相环的电路设计，在数字控制振荡器模块的设计和制造的过程中，具有重要的实用价值。
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公开(公告)号：CN102694031B
公开(公告)日：2015-05-13
申请号：CN201210181417.3
申请日：2012-06-05
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种可提高数控振荡器频率分辨率的变容管。数控振荡器输出的离散频点会引入额外的量化噪声，为了保证该量化噪声不会显著影响系统性能，数控振荡器需要很精细的频率分辨率。通过将单个P型金属氧化物半导体场效应晶体管的源端和体端都连接到电源，或者将单个N型金属氧化物半导体场效应晶体管的源端和体端都连接到地电平，来构成一种精细调谐的变容管，控制电压连接到漏端，输出电容在栅端得到。上述变容管可以提高数控振荡器的频率分辨率，从而降低数控振荡器引入的量化噪声。
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