公开(公告)号：CN103155123A

公开(公告)日：2013-06-12

申请号：CN201180049254.7

申请日：2011-07-27

Applicant: 国际商业机器公司

Inventor： K·任 ,  W·K·亨森 ,  梁玥 ,  王新琳

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26506 ,  H01L21/26586 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/6659

Abstract: 提供一种半导体结构，该半导体结构包括位于硅锗(SiGe)沟道14的表面上的p沟道场效应晶体管(pFET)器件，其中源极区域和漏极区域26的结分布是突变的。在本公开中通过在直接位于Si衬底12之上的SiGe沟道层14下方形成N或C掺杂的Si层16而提供pFET器件的突变源极/漏极结。因而提供如下结构，在该结构中N或C掺杂的Si层16(夹在SiGe沟道层与Si衬底之间)对于p型掺杂剂具有与下覆SiGe沟道层大致相同的扩散速率。由于N或C掺杂的Si层和上覆SiGe沟道层14对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层16阻止p型掺杂剂扩散到下覆Si衬底中，所以可以形成突变源极/漏极结。

公开(公告)号：CN103155123B

公开(公告)日：2016-02-10

申请号：CN201180049254.7

申请日：2011-07-27

Applicant: 国际商业机器公司

Inventor： K·任 ,  W·K·亨森 ,  梁玥 ,  王新琳

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26506 ,  H01L21/26586 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/6659

Abstract: 提供一种半导体结构，该半导体结构包括位于硅锗(SiGe)沟道14的表面上的p沟道场效应晶体管(pFET)器件，其中源极区域和漏极区域26的结分布是突变的。在本公开中通过在直接位于Si衬底12之上的SiGe沟道层14下方形成N或C掺杂的Si层16而提供pFET器件的突变源极/漏极结。因而提供如下结构，在该结构中N或C掺杂的Si层16(夹在SiGe沟道层与Si衬底之间)对于p型掺杂剂具有与下覆SiGe沟道层大致相同的扩散速率。由于N或C掺杂的Si层和上覆SiGe沟道层14对于p型掺杂剂具有基本相同的扩散率，并且由于N或C掺杂的Si层16阻止p型掺杂剂扩散到下覆Si衬底中，所以可以形成突变源极/漏极结。

公开(公告)号：CN101207126B

公开(公告)日：2010-06-09

申请号：CN200710170211.X

申请日：2007-11-15

Applicant: 国际商业机器公司

Inventor： B·J·格林 ,  S·贾恩 ,  W·K·亨森

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7843 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/3185 ,  H01L21/823807 ,  H01L21/823828

Abstract: 通过利用已知的双应力衬垫效应并使用合适几何形状的压力氮化物以在n-FET沟道内引起压应力，并在p-FET内引起张应力，描述了具有增强性能的CMOS FET器件。应力增强被设计成对PC间距不敏感，并且随多晶硅叠层的高度的减少而增加，以至可缩放性有助于所述的性能改善。n-FET充分使用能够在压力衬垫中获得的较高的应力值，其应力值大于3GPa，而张力衬垫的应力值小于1.5GPa。

公开(公告)号：CN101207126A

公开(公告)日：2008-06-25

申请号：CN200710170211.X

申请日：2007-11-15

Applicant: 国际商业机器公司

Inventor： B·J·格林 ,  S·贾恩 ,  W·K·亨森

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7843 ,  H01L21/31641 ,  H01L21/31645 ,  H01L21/3185 ,  H01L21/823807 ,  H01L21/823828

Abstract: 通过利用已知的双应力衬垫效应并使用合适几何形状的压力氮化物以在n－FET沟道内引起压应力，并在p－FET内引起张应力，描述了具有增强性能的CMOS FET器件。应力增强被设计成对PC间距不敏感，并且随多晶硅叠层的高度的减少而增加，以至可缩放性有助于所述的性能改善。n－FET充分使用能够在压力衬垫中获得的较高的应力值，其应力值大于3GPa，而张力衬垫的应力值小于1.5GPa。

公开(公告)号：CN101043000A

公开(公告)日：2007-09-26

申请号：CN200710086141.X

申请日：2007-03-02

Applicant: 国际商业机器公司

Inventor： D·奇达姆巴拉奥 ,  S·H·杰恩 ,  W·K·亨森 ,  K·里姆

IPC: H01L21/04 ,  H01L21/18 ,  H01L21/324 ,  H01L21/268 ,  H01L21/20

CPC classification number: H01L29/78654 ,  H01L21/26506 ,  H01L21/268 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66772 ,  H01L29/78621

Abstract: 可以通过在约0.1到约10毫秒的时间段中在约1050℃到约1400℃的温度使对应的锑掺杂非晶化区域退火，在半导体衬底之内形成薄片电阻稳定的重新结晶的锑掺杂区域。优选地，使用激光表面处理。该激光表面处理优选地使用固相外延。此外，锑掺杂区域可以利用磷掺杂剂和砷掺杂剂中的至少一个进行共掺杂。锑掺杂剂和激光表面处理提供了另外在独自地形成磷和/或砷掺杂区域时所没有的薄片电阻稳定性。