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公开(公告)号：CN101371332B
公开(公告)日：2011-10-05
申请号：CN200780002315.8
申请日：2007-01-15
Applicant: 国际商业机器公司
IPC: H01L21/00 , H01L21/44 , H01L21/77 , H01L21/302 , H01L21/306
CPC classification number: H01L21/76898 , H01L23/481 , H01L2924/0002 , H01L2924/00
Abstract: 一种背面接触结构及其制造方法。所述方法包括：在衬底(100)中形成介质隔离(250)，所述衬底(100)具有正面和相反的背面；在所述衬底(100)的所述正面上形成第一介质层(105)；在所述第一介质层(105)中形成沟槽(265C)，所述沟槽(265C)对准所述介质隔离(250)并延伸到所述介质隔离(250)；延伸形成在所述第一介质层(105)中的所述沟槽(265C)穿过所述介质隔离(250)并进入所述衬底(100)到小于所述衬底(100)的厚度的深度(D1)；填充所述沟槽(265C)并共平坦化所述沟槽(265C)的顶表面与所述第一介质层(105)的顶表面以形成导电通孔(270C)；以及从所述衬底(100)的背面减薄所述衬底(100)，以暴露所述通孔(270C)。
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公开(公告)号：CN103577627B
公开(公告)日：2016-12-28
申请号：CN201310322960.5
申请日：2013-07-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5036 , G06F2217/82
Abstract: 提供了使用电子设计自动化（EDA）工具捕获集成电路芯片与芯片封装体之间的互耦合效应的系统和方法。具体而言，提供了一种在计算机基础设施中实施的用于设计集成电路芯片的方法。该方法包括编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为。该方法还包括生成包括编译后的过程技术参数的寄生技术文件。
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公开(公告)号：CN103577627A
公开(公告)日：2014-02-12
申请号：CN201310322960.5
申请日：2013-07-29
Applicant: 国际商业机器公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G06F17/5036 , G06F2217/82
Abstract: 本发明提供了使用电子设计自动化（EDA）工具捕获集成电路芯片与芯片封装体之间的互耦合效应的系统和方法。具体而言，提供了一种在计算机基础设施中实施的用于设计集成电路芯片的方法。该方法包括编译过程技术参数，所述过程技术参数描述所述集成电路芯片的封装体和芯片-封装体耦合的电学行为。该方法还包括生成包括编译后的过程技术参数的寄生技术文件。
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公开(公告)号：CN101371332A
公开(公告)日：2009-02-18
申请号：CN200780002315.8
申请日：2007-01-15
Applicant: 国际商业机器公司
IPC: H01L21/00 , H01L21/44 , H01L21/77 , H01L21/302 , H01L21/306
CPC classification number: H01L21/76898 , H01L23/481 , H01L2924/0002 , H01L2924/00
Abstract: 一种背面接触结构及其制造方法。所述方法包括：在衬底(100)中形成介质隔离(250)，所述衬底(100)具有正面和相反的背面；在所述衬底(100)的所述正面上形成第一介质层(105)；在所述第一介质层(105)中形成沟槽(265C)，所述沟槽(265C)对准所述介质隔离(250)并延伸到所述介质隔离(250)；延伸形成在所述第一介质层(105)中的所述沟槽(265C)穿过所述介质隔离(250)并进入所述衬底(100)到小于所述衬底(100)的厚度的深度(D1)；填充所述沟槽(265C)并共平坦化所述沟槽(265C)的顶表面与所述第一介质层(105)的顶表面以形成导电通孔(270C)；以及从所述衬底(100)的背面减薄所述衬底(100)，以暴露所述通孔(270C)。
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公开(公告)号：CN103970052B
公开(公告)日：2017-11-21
申请号：CN201410032145.X
申请日：2014-01-23
Applicant: 国际商业机器公司
IPC: G05B19/042
CPC classification number: G06F1/10
Abstract: 本发明涉及一种用于宽带宽谐振全局时钟分配的可变电阻开关。一种宽带宽谐振时钟分配包括被配置为将时钟信号分配给集成电路的多个组件的时钟网格、至少一个电感器、至少一个可调电阻开关以及电容器网络。所述电感器、可调电阻开关以及电容器网格连接在所述时钟网格与参考电压之间。可对所述至少一个可调电阻开关编程以便基于所述时钟信号的频率，动态地将所述至少一个电感器切换入或切换出所述时钟分配以实现至少一种谐振操作模式或非谐振操作模式。
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Patent Agency Ranking
公开(公告)号：CN103970052A
公开(公告)日：2014-08-06
申请号：CN201410032145.X
申请日：2014-01-23
Applicant: 国际商业机器公司
IPC: G05B19/042
CPC classification number: G06F1/10
Abstract: 本发明涉及一种用于宽带宽谐振全局时钟分配的可变电阻开关。一种宽带宽谐振时钟分配包括被配置为将时钟信号分配给集成电路的多个组件的时钟网格、至少一个电感器、至少一个可调电阻开关以及电容器网络。所述电感器、可调电阻开关以及电容器网格连接在所述时钟网格与参考电压之间。可对所述至少一个可调电阻开关编程以便基于所述时钟信号的频率，动态地将所述至少一个电感器切换入或切换出所述时钟分配以实现至少一种谐振操作模式或非谐振操作模式。
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公开(公告)号：CN1526171A
公开(公告)日：2004-09-01
申请号：CN02809139.6
申请日：2002-03-13
Applicant: 国际商业机器公司
CPC classification number: H01L28/10 , H01F17/0006 , H01F17/0033 , H01F41/041 , H01L27/08
Abstract: 本发明提供一种用于制造被集成于半导体芯片中的螺线管电感器的手段。螺线管线圈被部分地嵌入一被蚀刻在芯片基板内的深井中。线圈未被嵌入的部分被制造当作后段制程(BEOL)金属化层的一部分。这允许螺线管线圈的大截面积区域，于是减少圈到圈的电容耦合。因为本发明的螺线管线圈有大直径的截面，所以制成的线圈具有大电感值然而却只占用较小的芯片区域。制造过程包含在所有前段处理(FEOL)步骤完成后在基板上蚀刻深凹洞；将该凹洞衬以介电质，随后制造线圈部分，该线圈部分将通过掩模利用导电材料金属沉积被嵌入；沉积介电质及利用化学机械抛光法(CMP)将该介电质平坦化。在平坦化之后，其余部分螺线管线圈的制造是作为BEOL中金属化的一部分(即如BEOL的线/通路孔)。为了进一步增加螺线管线圈的截面积，部分螺线管线圈可以在BEOL层上部通过掩模以电沉积来建立。
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公开(公告)号：CN103970182B
公开(公告)日：2017-03-01
申请号：CN201410031948.3
申请日：2014-01-23
Applicant: 国际商业机器公司
IPC: G06F1/10
CPC classification number: G06F1/10 , G06F1/324 , Y02D10/126
Abstract: 本发明涉及一种用于宽带宽谐振全局时钟分配的可调扇区缓冲器。一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。
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公开(公告)号：CN103970182A
公开(公告)日：2014-08-06
申请号：CN201410031948.3
申请日：2014-01-23
Applicant: 国际商业机器公司
IPC: G06F1/10
CPC classification number: G06F1/10 , G06F1/324 , Y02D10/126
Abstract: 本发明涉及一种用于宽带宽谐振全局时钟分配的可调扇区缓冲器。一种宽带宽谐振时钟分配包括：时钟网格，其被配置为将时钟信号分配给集成电路的多个组件；以及可调扇区缓冲器，其被配置为接收所述时钟信号并将输出提供给所述时钟网格。所述可调扇区缓冲器被配置为基于所标识的谐振或非谐振模式而设置所述时钟信号的延迟和转换速率。
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公开(公告)号：CN100466294C
公开(公告)日：2009-03-04
申请号：CN02809139.6
申请日：2002-03-13
Applicant: 国际商业机器公司
CPC classification number: H01L28/10 , H01F17/0006 , H01F17/0033 , H01F41/041 , H01L27/08
Abstract: 本发明提供一种用于制造被集成于半导体芯片中的螺线管电感器的手段。螺线管线圈被部分地嵌入一被蚀刻在芯片基板内的深井中。线圈未被嵌入的部分被制造当作后段制程(BEOL)金属化层的一部分。这允许螺线管线圈的大截面积区域，于是减少圈到圈的电容耦合。因为本发明的螺线管线圈有大直径的截面，所以制成的线圈具有大电感值然而却只占用较小的芯片区域。制造过程包含在所有前段处理(FEOL)步骤完成后在基板上蚀刻深凹洞；将该凹洞衬以介电质，随后制造线圈部分，该线圈部分将通过掩模利用导电材料金属沉积被嵌入；沉积介电质及利用化学机械抛光法(CMP)将该介电质平坦化。在平坦化之后，其余部分螺线管线圈的制造是作为BEOL中金属化的一部分(即如BEOL的线/通路孔)。为了进一步增加螺线管线圈的截面积，部分螺线管线圈可以在BEOL层上部通过掩模以电沉积来建立。
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