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公开(公告)号：CN103377169A
公开(公告)日：2013-10-30
申请号：CN201310137022.8
申请日：2013-04-19
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/16 , G06F15/177
CPC classification number: G06F15/17387 , G06F9/3802
Abstract: 本发明涉及处理器系统以及用于操作计算机处理器的方法。提供了一种三维（3-D）处理器器件，其通过以层叠配置连接处理器而构造。例如，处理器系统包括包含第一处理器的第一处理器芯片，以及包含第二处理器的第二处理器芯片。第一和第二处理器芯片以层叠配置连接，其中第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。处理器系统还包括模式控制电路，其选择性地在多种操作模式中的一种模式下操作处理器系统。例如，在一种操作模式下，第一和第二处理器被配置为实现提前运行功能，其中，第一处理器操作执行的主线程且第二处理器操作执行的提前运行线程。
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公开(公告)号：CN103377171A
公开(公告)日：2013-10-30
申请号：CN201310137331.5
申请日：2013-04-19
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/76
CPC classification number: G06F15/7867 , H01L25/0657 , H01L2924/0002 , Y02D10/12 , Y02D10/13 , H01L2924/00
Abstract: 本发明涉及处理器系统、半导体封装以及用于操作计算机处理器的方法。提供了一种三维（3-D）处理器结构，其通过以层叠配置连接处理器而构造。例如，处理器系统包括包含第一处理器的第一处理器芯片，以及包含第二处理器的第二处理器芯片。第一和第二处理器芯片以层叠配置连接，其中第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。处理器系统还包括模式控制电路，其选择性地配置第一和第二处理器芯片中的第一和第二处理器，以在多种运行模式中的一种模式下操作，其中，处理器可被选择性的配置为独立操作、聚集资源、共享资源和/或被组合以形成单个处理器映像。
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公开(公告)号：CN103514139B
公开(公告)日：2016-08-10
申请号：CN201310261509.7
申请日：2013-06-27
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/16
CPC classification number: G06F15/7832 , G06F1/324 , G06F1/3287 , G06F1/329 , Y02D10/126 , Y02D10/171 , Y02D10/24
Abstract: 本发明涉及一种堆叠式多处理器结构和用于实现可靠的处理器操作的方法。一种三维处理器系统包括采用堆叠式配置的第一处理器芯片和第二处理器芯片。第一处理器芯片包括具有第一组状态寄存器的第一处理器。第二处理器芯片包括具有与所述第一组状态寄存器对应的第二组状态寄存器的第二处理器。所述第一和第二处理器通过所述第一和第二处理器芯片之间的垂直连接而相连。模式控制电路以多种操作模式之一操作所述处理器系统。在一种操作模式中，所述第一处理器活动而所述第二处理器不活动，所述第一处理器以高于第一处理器的最大安全速度的速度操作，并且所述第一处理器使用所述第二处理器的所述第二组状态寄存器来为所述第一处理器的状态设置检查点。
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公开(公告)号：CN103514139A
公开(公告)日：2014-01-15
申请号：CN201310261509.7
申请日：2013-06-27
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/16
CPC classification number: G06F15/7832 , G06F1/324 , G06F1/3287 , G06F1/329 , Y02D10/126 , Y02D10/171 , Y02D10/24
Abstract: 本发明涉及一种堆叠式多处理器结构和用于实现可靠的处理器操作的方法。一种三维处理器系统包括采用堆叠式配置的第一处理器芯片和第二处理器芯片。第一处理器芯片包括具有第一组状态寄存器的第一处理器。第二处理器芯片包括具有与所述第一组状态寄存器对应的第二组状态寄存器的第二处理器。所述第一和第二处理器通过所述第一和第二处理器芯片之间的垂直连接而相连。模式控制电路以多种操作模式之一操作所述处理器系统。在一种操作模式中，所述第一处理器活动而所述第二处理器不活动，所述第一处理器以高于第一处理器的最大安全速度的速度操作，并且所述第一处理器使用所述第二处理器的所述第二组状态寄存器来为所述第一处理器的状态设置检查点。
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公开(公告)号：CN1667570A
公开(公告)日：2005-09-14
申请号：CN200510053422.6
申请日：2005-03-07
Applicant: 国际商业机器公司
IPC: G06F9/38
CPC classification number: G06F9/3806 , G06F9/325 , G06F9/381
Abstract: 本发明公开了一种提供了用最近条目队列补充分支目标缓冲器的能力的方法和装置。最近条目队列阻止为另外一个条目不必要地将多条目的有用分支目标缓冲器数据的移除。另外，最近条目队列检测何时分支目标缓冲器的启动迟延正在阻止其按设计协助微处理器流水线，并从而在需要的情况下延迟流水线，因而启动时分支目标缓冲器的迟延能被克服。最后，最近条目队列提供了对在紧循环模式中被访问的分支目标缓冲器条目的快速访问，在这种紧循环模式中单独的分支目标缓冲器的吞吐量不能跟上微处理器执行流水线的吞吐量。通过使用最近条目队列，被修改的分支目标缓冲器能够以执行流水线的速度处理信息，从而加速执行流水线。
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Patent Agency Ranking
公开(公告)号：CN104050141B
公开(公告)日：2017-11-10
申请号：CN201410090673.0
申请日：2014-03-12
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/17
CPC classification number: G06F15/17362 , G06F1/206 , G06F1/32 , G06F1/3243 , G06F9/30123 , G06F15/7807 , H01L2224/16225 , H01L2224/73253
Abstract: 本发明涉及一种具有局部电力和冷却层以及全局互连的计算机处理器系统。一种计算机处理器系统包括以物理方式聚合和结合的多个多芯片系统。每个多芯片系统包括结合在一起的多个芯片，以及局部互连和输入/输出布线层。全局互连网络连接到每个多芯片系统的所述局部互连和输入/输出布线层以便将所述多芯片系统互连在一起。一个或多个所述多芯片系统包括结合在一起的多个处理器芯片。
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公开(公告)号：CN103377169B
公开(公告)日：2016-12-28
申请号：CN201310137022.8
申请日：2013-04-19
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/16 , G06F15/177
CPC classification number: G06F15/17387 , G06F9/3802
Abstract: 本发明涉及处理器系统以及用于操作计算机处理器的方法。提供了一种三维（3-D）处理器器件，其通过以层叠配置连接处理器而构造。例如，处理器系统包括包含第一处理器的第一处理器芯片，以及包含第二处理器的第二处理器芯片。第一和第二处理器芯片以层叠配置连接，其中第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。处理器系统还包括模式控制电路，其选择性地在多种操作模式中的一种模式下操作处理器系统。例如，在一种操作模式下，第一和第二处理器被配置为实现提前运行功能，其中，第一处理器操作执行的主线程且第二处理器操作执行的提前运行线程。
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公开(公告)号：CN103377171B
公开(公告)日：2016-03-30
申请号：CN201310137331.5
申请日：2013-04-19
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/76
CPC classification number: G06F15/7867 , H01L25/0657 , H01L2924/0002 , Y02D10/12 , Y02D10/13 , H01L2924/00
Abstract: 本发明涉及处理器系统、半导体封装以及用于操作计算机处理器的方法。提供了一种三维（3-D）处理器结构，其通过以层叠配置连接处理器而构造。例如，处理器系统包括包含第一处理器的第一处理器芯片，以及包含第二处理器的第二处理器芯片。第一和第二处理器芯片以层叠配置连接，其中第一和第二处理器通过第一和第二处理器芯片之间的垂直连接而连接。处理器系统还包括模式控制电路，其选择性地配置第一和第二处理器芯片中的第一和第二处理器，以在多种运行模式中的一种模式下操作，其中，处理器可被选择性的配置为独立操作、聚集资源、共享资源和/或被组合以形成单个处理器映像。
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公开(公告)号：CN104050141A
公开(公告)日：2014-09-17
申请号：CN201410090673.0
申请日：2014-03-12
Applicant: 国际商业机器公司
Inventor： A·布于克托苏诺格卢 , P·G·埃玛 , A·M·哈特斯泰因 , M·B·希利 , K·K·凯拉斯
IPC: G06F15/17
CPC classification number: G06F15/17362 , G06F1/206 , G06F1/32 , G06F1/3243 , G06F9/30123 , G06F15/7807 , H01L2224/16225 , H01L2224/73253
Abstract: 本发明涉及一种具有局部电力和冷却层以及全局互连的计算机处理器系统。一种计算机处理器系统包括以物理方式聚合和结合的多个多芯片系统。每个多芯片系统包括结合在一起的多个芯片，以及局部互连和输入/输出布线层。全局互连网络连接到每个多芯片系统的所述局部互连和输入/输出布线层以便将所述多芯片系统互连在一起。一个或多个所述多芯片系统包括结合在一起的多个处理器芯片。
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公开(公告)号：CN1324460C
公开(公告)日：2007-07-04
申请号：CN200510053422.6
申请日：2005-03-07
Applicant: 国际商业机器公司
IPC: G06F9/38
CPC classification number: G06F9/3806 , G06F9/325 , G06F9/381
Abstract: 本发明公开了一种提供了用最近条目队列补充分支目标缓冲器的能力的方法和装置。最近条目队列阻止为另外一个条目不必要地将多条目的有用分支目标缓冲器数据的移除。另外，最近条目队列检测何时分支目标缓冲器的启动迟延正在阻止其按设计协助微处理器流水线，并从而在需要的情况下延迟流水线，因而启动时分支目标缓冲器的迟延能被克服。最后，最近条目队列提供了对在紧循环模式中被访问的分支目标缓冲器条目的快速访问，在这种紧循环模式中单独的分支目标缓冲器的吞吐量不能跟上微处理器执行流水线的吞吐量。通过使用最近条目队列，被修改的分支目标缓冲器能够以执行流水线的速度处理信息，从而加速执行流水线。
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