公开(公告)号：CN102456720A

公开(公告)日：2012-05-16

申请号：CN201110319582.6

申请日：2011-10-20

Applicant: 国际商业机器公司

Inventor： 尹海洲 ,  朴大奎 ,  O.格鲁申科夫 ,  骆志炯 ,  D.谢皮斯 ,  袁骏

IPC: H01L29/10 ,  H01L27/092

CPC classification number: H01L21/84 ,  H01L21/76254 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/1054 ,  H01L29/66651 ,  H01L29/78

Abstract: 本发明提供一种半导体结构，其可包括高k金属栅极场效晶体管。该结构包括在应变硅层的顶部上直接形成的n型场效晶体管(NFET)和在同一应变硅层的顶部上但隔着硅锗(SiGe)层形成的p型场效晶体管(PFET)。应变硅层可形成在绝缘材料层的顶部上或具有渐变Ge含量变化的硅锗层上。此外，NFET和PFET形成为彼此相邻，并且由应变硅层内形成的浅沟槽隔离(STI)分开。本发明还提供形成半导体结构的方法。

公开(公告)号：CN101038936B

公开(公告)日：2011-01-19

申请号：CN200710001623.0

申请日：2007-01-09

Applicant: 国际商业机器公司

Inventor： 托马斯·W.·迪耶尔 ,  骆志炯 ,  杨海宁

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336 ,  H01L21/84

CPC classification number: H01L29/0653 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/823481 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

Abstract: 提供一种在变化的深度包含构图的隐埋绝缘体层的改进绝缘体上半导体(SOI)衬底。特别地，该SOI衬底具有基本上平面的上表面并且包括：(1)不包含任何隐埋绝缘体的第一区，(2)在第一深度(也就是从SOI衬底的平面上表面测量)包含构图的隐埋绝缘体层的第一部分的第二区，以及(3)在第二深度包含构图的隐埋绝缘体层的第二部分的第三区，其中第一深度大于第二深度。一个或多个场效应晶体管(FET)可以在该SOI衬底中形成。例如，FET可以包括：位于SOI衬底的第一区中的沟道区，位于SOI衬底的第二区中的源极和漏极区，以及位于SOI衬底的第三区中的源极/漏极扩展区。

公开(公告)号：CN101523608B

公开(公告)日：2010-11-10

申请号：CN200780018308.7

申请日：2007-05-17

Applicant: 国际商业机器公司

Inventor： J·H·李 ,  Y·刘 ,  骆志炯 ,  A·马登 ,  N·罗韦多

IPC: H01L29/76

CPC classification number: H01L21/823814 ,  H01L21/26506 ,  H01L21/324 ,  H01L21/823807 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848 ,  Y10S257/90

Abstract: 本发明涉及一种包括至少一个n-沟道场效应晶体管(n-FET)的半导体器件。具体而言，所述n-FET包括第一和第二构图的应力源层，所述第一和第二构图的应力源层均包含碳替位和拉伸应力的单晶半导体。所述第一构图的应力源层具有第一碳浓度并位于所述n-FET的源极和漏极(S/D)扩展区域中的第一深度处。所述第二构图的应力源层具有第二较高的碳浓度并位于所述n-FET的S/D区域中的第二较深的深度处。这样的具有不同碳浓度和不同深度的所述第一和第二构图的应力源层的n-FET提供了用于增强所述n-FET的沟道区域中的电子迁移率的改善的应力分布。

公开(公告)号：CN100570860C

公开(公告)日：2009-12-16

申请号：CN200610146392.8

申请日：2006-11-09

Applicant: 国际商业机器公司 ,  三星电子株式会社 ,  特许半导体制造有限公司

Inventor： 方隼飞 ,  骆志炯 ,  郑阳伟 ,  尼沃·罗夫多 ,  金田中 ,  吴洪业

IPC: H01L21/8238 ,  H01L27/092

CPC classification number: H01L21/823864 ,  H01L21/823807

Abstract: 公开了一种用于在包括nFET和pFET的半导体器件中提供双应力记忆技术的方法以及相关结构。本方法的一个实施例包括：在nFET上方形成张应力层且在pFET上方形成压应力层，进行退火以在半导体器件中记忆应力并去除应力层。压应力层可以包括使用高密度等离子体(HDP)淀积方法淀积的高应力氮化硅。退火步骤可以包括使用约400-1200℃的温度。高应力压缩氮化硅和/或退火温度确保在pFET中保持压应力记忆。

公开(公告)号：CN100524826C

公开(公告)日：2009-08-05

申请号：CN200710103297.4

申请日：2007-05-15

Applicant: 国际商业机器公司

Inventor： 骆志炯 ,  里基·阿默斯 ,  尼沃·洛维多 ,  亨利·K.·尤托莫

IPC: H01L29/78 ,  H01L27/04 ,  H01L27/088 ,  H01L27/092 ,  H01L21/336 ,  H01L21/822 ,  H01L21/8234 ,  H01L21/8238

CPC classification number: H01L29/7848 ,  H01L21/26513 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66636

Abstract: 具有应力器件沟道的半导体结构及其形成方法。一种具有分级的掺杂剂分布的多层埋置应力器，其用于在半导体结构中对器件沟道区引发应力。本发明的多层埋置应力器在半导体结构的如下区域内形成，其中典型地定位有源极/漏极区。本发明的多层埋置应力器包括非掺杂或轻掺杂的第一共形外延半导体层，和相对于第一外延半导体层高掺杂的第二外延半导体层。第一和第二外延半导体层的每一个具有相同的晶格常数，其与埋置它们的基片的晶格常数不同。包含本发明多层埋置应力器的结构在应力接近度和短沟道效应之间获得了良好的平衡，甚至消除或大大减少了在形成深源极/漏极区期间通常会产生的任何可能的缺陷。

公开(公告)号：CN100524666C

公开(公告)日：2009-08-05

申请号：CN200710103847.2

申请日：2007-05-16

Applicant: 国际商业机器公司 ,  特许半导体制造有限公司

Inventor： 张永富 ,  K·K·德茨富利安 ,  骆志炯 ,  朱慧珑

IPC: H01L21/336 ,  H01L21/8238

CPC classification number: H01L29/7848 ,  H01L21/3065 ,  H01L21/31116 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636

Abstract: 本发明涉及半导体集成电路。更具体地但非唯一地，本发明涉及应变沟道的互补型金属氧化物半导体(CMOS)晶体管结构及其制造方法。提供一种在衬底上形成应变沟道晶体管结构的方法，其包括以下步骤：形成包括深源极凹陷和源极扩展凹陷的源极应力体凹陷；形成包括深漏极凹陷和漏极扩展凹陷的漏极应力体凹陷；以及随后在所述源极应力体凹陷中形成源极应力体并在所述漏极应力体凹陷中形成漏极应力体。深源极/漏极和源极/漏极扩展应力体通过不间断刻蚀工艺和不间断外延工艺而形成。

公开(公告)号：CN1975990A

公开(公告)日：2007-06-06

申请号：CN200610160396.1

申请日：2006-11-15

Applicant: 国际商业机器公司 ,  特许半导体制造有限公司

Inventor： 骆志炯 ,  郑阳伟 ,  阿图尔·C·阿吉梅拉

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L29/6656 ,  H01L29/6653

Abstract: 本发明提供了一种形成其中内嵌了L形间隙壁的半导体器件的方法及该半导体器件。该方法包含在衬底的栅极区的每侧上界定L形间隙壁，以及将所述L形间隙壁嵌入氧化物层，使得所述氧化物层从所述L形间隙壁的横向边缘在所述衬底上延伸预定距离。并且除去氧化物层以暴露该L形间隙壁。

公开(公告)号：CN100505187C

公开(公告)日：2009-06-24

申请号：CN200680001430.9

申请日：2006-01-10

Applicant: 国际商业机器公司

Inventor： 骆志炯 ,  方隼飞 ,  朱慧珑

IPC: H01L21/336 ,  H01L29/76

CPC classification number: H01L29/4975 ,  H01L21/28097 ,  H01L21/823835 ,  H01L29/665 ,  H01L29/7833

Abstract: 一种用于在FET器件中形成金属硅化物栅极的工艺，其中硅化物是自形成的(即，不需要单独的金属/硅反应步骤而形成)，且不需要硅材料的CMP或回蚀。第一层硅材料(3)(多晶硅或非晶硅)形成于栅极电介质(2)上；然后在上述第一层(3)上形成一层金属(4)，并在上述金属层(4)上形成第二层硅(5)。随后，实施高温(大于700℃)处理步骤，如源/漏激活退火；该步骤有效地通过金属与第一层内的硅反应在栅极电介质(2)上形成硅化物层(30)。可以实施第二高温处理步骤(如源/漏硅化)，有效地利用第二层(5)的硅形成第二硅化物层(50)。各层的厚度是这样的：在高温处理中，基本上第一层的全部和至少第二层的一部分被硅化物材料取代。因此，可以产生充分硅化的栅极结构。

公开(公告)号：CN101038936A

公开(公告)日：2007-09-19

申请号：CN200710001623.0

申请日：2007-01-09

Applicant: 国际商业机器公司

Inventor： 托马斯·W.·迪耶尔 ,  骆志炯 ,  杨海宁

IPC: H01L29/786 ,  H01L27/12 ,  H01L21/336 ,  H01L21/84

CPC classification number: H01L29/0653 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/823481 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

Abstract: 提供一种在变化的深度包含构图的隐埋绝缘体层的改进绝缘体上半导体(SOI)衬底。特别地，该SOI衬底具有基本上平面的上表面并且包括：(1)不包含任何隐埋绝缘体的第一区，(2)在第一深度(也就是从SOI衬底的平面上表面测量)包含构图的隐埋绝缘体层的第一部分的第二区，以及(3)在第二深度包含构图的隐埋绝缘体层的第二部分的第三区，其中第一深度大于第二深度。一个或多个场效应晶体管(FET)可以在该SOI衬底中形成。例如，FET可以包括：位于SOI衬底的第一区中的通道区，位于SOI衬底的第二区中的源极和漏极区，以及位于SOI衬底的第三区中的源极/漏极扩展区。

公开(公告)号：CN1976059A

公开(公告)日：2007-06-06

申请号：CN200610139559.8

申请日：2006-09-26

Applicant: 国际商业机器公司

Inventor： 朱慧珑 ,  骆志炯

IPC: H01L29/78 ,  H01L29/786 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L29/42384 ,  H01L29/66795 ,  H01L29/7842

Abstract: 一种包括位于衬底上面的半导体鳍片的半导体结构以及它的制造方法。栅电极位于所述半导体鳍片的上面。该栅电极在位于离半导体鳍片较近处的第一区域中具有第一应力，并且在位于离半导体鳍片较远处的第二区域中具有不同于第一应力的第二应力。所述半导体鳍片还可在衬底内部的基座上面对齐。在适当的应力条件下对所述半导体结构进行退火，以获得半导体器件性能的增强。