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公开(公告)号：CN1820258A
公开(公告)日：2006-08-16
申请号：CN200380103078.6
申请日：2003-11-21
Applicant: 国际商业机器公司
IPC: G06F12/10
CPC classification number: G06F12/1027 , G06F12/126
Abstract: 通过防止地址转换信息的子集被高速缓冲存储器中的其它类型的地址转换信息替换，而改进了计算机系统中的存储器管理，其中，所述高速缓冲存储器被保留用于存储这样的地址转换信息，以便由CPU更快地访问。这样，CPU可以识别存储在高速缓冲存储器中的所述地址转换信息的子集。
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公开(公告)号：CN1092188A
公开(公告)日：1994-09-14
申请号：CN94100117.2
申请日：1994-01-06
Applicant: 国际商业机器公司
CPC classification number: G06F9/3836 , G06F9/384 , G06F9/3855
Abstract: 可在超标量处理器系统中进行单周期指令调度的方法和系统，该系统同时调度多条指令到执行单元以供执行，并将其结果存放于特定的通用寄存器中。每一指令一般至少包含一个源操作数以及一个目的操作数。提供了多个中间存储缓冲器，并且每当一指令被调度到一可用的执行单元，为被调度的指令中任一目的操作数据一特定的中间存储缓冲器，以允许在一个周期中调度指令，因为不必判定和选择特定通用寄存器或被指定的另外的通用寄存器。
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公开(公告)号：CN1276362C
公开(公告)日：2006-09-20
申请号：CN200310119558.3
申请日：2003-12-04
Applicant: 国际商业机器公司
IPC: G06F12/08
CPC classification number: G06F12/0817 , G06F12/0897
Abstract: 为了改善计算机系统性能，在不同处理器间提供直接数据发送的系统和方法。系统包含第一和第二处理器。第一处理器需要数据。系统还包含与第一处理器通信的目录，目录接收要求数据的数据请求，并且包含关于数据存储位置的信息。高速缓冲存储器连接到第二处理器。连接于第一处理器和高速缓冲存储器之间的内部总线，当发现数据存储在高速缓冲存储器中时，从高速缓冲存储器传输数据到第一处理器。
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Patent Agency Ranking
公开(公告)号：CN1530842A
公开(公告)日：2004-09-22
申请号：CN200310119558.3
申请日：2003-12-04
Applicant: 国际商业机器公司
IPC: G06F12/08
CPC classification number: G06F12/0817 , G06F12/0897
Abstract: 为了改善计算机系统性能，在不同处理器间提供直接数据发送的系统和方法。系统包含第一和第二处理器。第一处理器需要数据。系统还包含与第一处理器通信的目录，目录接收要求数据的数据请求，并且包含关于数据存储位置的信息。高速缓冲存储器连接到第二处理器。连接于第一处理器和高速缓冲存储器之间的内部总线，当发现数据存储在高速缓冲存储器中时，从高速缓冲存储器传输数据到第一处理器。
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公开(公告)号：CN1163822C
公开(公告)日：2004-08-25
申请号：CN00137007.3
申请日：2000-12-27
Applicant: 国际商业机器公司
CPC classification number: G06F9/3865 , G06F9/30149 , G06F9/3017 , G06F9/30174 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3853 , G06F9/3857
Abstract: 本发明披露了一种处理器、数据处理系统和处理器执行指令的相关的方法。所述处理器适用于向发出单元分派指令。所述发出单元包括第一发出队和第二发出队。如果指令在当前不满足被发出的条件则被存储在第一发出队中。如果指令在当前满足被发出的条件则被存储在第二发出队中。处理器从第一发出队的指令中确定要发出的下一个指令。如果指令依赖于另一个指令的执行结果，则可以从第一发出队中转移到第二发出队中。
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公开(公告)号：CN1155882C
公开(公告)日：2004-06-30
申请号：CN00137003.0
申请日：2000-12-27
Applicant: 国际商业机器公司
Inventor： 詹姆斯·A·卡尔
CPC classification number: G06F9/3814 , G06F9/30174 , G06F9/3834 , G06F9/3836 , G06F9/384 , G06F9/3853 , G06F9/3861
Abstract: 本发明披露了一种处理器、数据处理系统和有关的执行方法。处理器适用于接收一个指令集，并把所述指令集组织指令组，然后，指令组被分派执行。在执行指令组时，记录表示和指令组相关的异常事件的指令历史信息。此后，响应指令历史信息修改指令的执行，以便阻止在随后的指令组执行期间发生异常事件。
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公开(公告)号：CN100397367C
公开(公告)日：2008-06-25
申请号：CN200380103078.6
申请日：2003-11-21
Applicant: 国际商业机器公司
IPC: G06F12/10
CPC classification number: G06F12/1027 , G06F12/126
Abstract: 通过防止地址转换信息的子集被高速缓冲存储器中的其它类型的地址转换信息替换，而改进了计算机系统中的存储器管理，其中，所述高速缓冲存储器被保留用于存储这样的地址转换信息，以便由CPU更快地访问。这样，CPU可以识别存储在高速缓冲存储器中的所述地址转换信息的子集。
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公开(公告)号：CN1303045A
公开(公告)日：2001-07-11
申请号：CN00137007.3
申请日：2000-12-27
Applicant: 国际商业机器公司
CPC classification number: G06F9/3865 , G06F9/30149 , G06F9/3017 , G06F9/30174 , G06F9/3836 , G06F9/3838 , G06F9/384 , G06F9/3853 , G06F9/3857
Abstract: 本发明披露了一种处理器、数据处理系统和处理器执行指令的相关的方法。所述处理器适用于向发出单元分派指令。所述发出单元包括第一发出队和第二发出队。如果指令在当前不满足被发出的条件则被存储在第一发出队中。如果指令在当前满足被发出的条件则被存储在第二发出队中。处理器从第一发出队的指令中确定要发出的下一个指令。如果指令依赖于另一个指令的执行结果,则可以从第一发出队中转移到第二发出队中。
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