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公开(公告)号：CN100530155C
公开(公告)日：2009-08-19
申请号：CN200710141778.4
申请日：2007-08-21
Applicant: 国际商业机器公司
IPC: G06F13/40
CPC classification number: G06F11/362 , G06F11/0724 , G06F11/0757
Abstract: 提供了用于在多处理器数据处理系统中解开活锁情形的机制。当总线单元检测到超时情形或潜在的超时情形时，总线单元激活活锁解析请求信号。活锁解析单元从总线单元接收活锁解析请求，并向控制处理器发注意信号。控制处理器执行动作以尝试解开活锁情形。一旦发布活锁解析请求的总线单元已经处理以成功地发布它的命令，该总线单元使其活锁解析请求无效。如果无效了全部活锁解析请求信号，则控制处理器指令总线和全部总线单元继续正常活动。另一方面，如果控制处理器确定经过了预定的时间量而未有任何进展，则它确定发生了暂停情形。
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公开(公告)号：CN1276362C
公开(公告)日：2006-09-20
申请号：CN200310119558.3
申请日：2003-12-04
Applicant: 国际商业机器公司
IPC: G06F12/08
CPC classification number: G06F12/0817 , G06F12/0897
Abstract: 为了改善计算机系统性能，在不同处理器间提供直接数据发送的系统和方法。系统包含第一和第二处理器。第一处理器需要数据。系统还包含与第一处理器通信的目录，目录接收要求数据的数据请求，并且包含关于数据存储位置的信息。高速缓冲存储器连接到第二处理器。连接于第一处理器和高速缓冲存储器之间的内部总线，当发现数据存储在高速缓冲存储器中时，从高速缓冲存储器传输数据到第一处理器。
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公开(公告)号：CN1530842A
公开(公告)日：2004-09-22
申请号：CN200310119558.3
申请日：2003-12-04
Applicant: 国际商业机器公司
IPC: G06F12/08
CPC classification number: G06F12/0817 , G06F12/0897
Abstract: 为了改善计算机系统性能，在不同处理器间提供直接数据发送的系统和方法。系统包含第一和第二处理器。第一处理器需要数据。系统还包含与第一处理器通信的目录，目录接收要求数据的数据请求，并且包含关于数据存储位置的信息。高速缓冲存储器连接到第二处理器。连接于第一处理器和高速缓冲存储器之间的内部总线，当发现数据存储在高速缓冲存储器中时，从高速缓冲存储器传输数据到第一处理器。
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公开(公告)号：CN1504913A
公开(公告)日：2004-06-16
申请号：CN200310119733.9
申请日：2003-12-03
Applicant: 国际商业机器公司
IPC: G06F13/40
CPC classification number: G06F13/4243
Abstract: 本发明提供一种数据访问环。该数据访问环具有多个附属处理器单元(APU)以及与各APU相关联的局部存储器。数据访问环具有耦合到所述多个APU的数据命令环。数据命令环可用来将选择所述多个APU之一的标记传送到各APU。数据访问环还具有耦合到所述多个APU的数据地址环。数据地址环还可用来在数据命令环传送选择所述多个APU之一的标记之后过去预定数目的时钟循环，将存储位置标记传送到所选APU。数据访问环还具有耦合到所述多个APU的数据传输环。数据传输环可用来在数据地址环将存储位置标记传送到所选APU之后过去预定数目的时钟循环，向与APU相关联的存储位置传输数据，或者从其传输数据。
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公开(公告)号：CN100407169C
公开(公告)日：2008-07-30
申请号：CN200510054109.4
申请日：2005-03-04
Applicant: 国际商业机器公司
Inventor： 查尔斯·雷伊·约翰斯 , 詹姆斯·艾伦·卡勒 , 刘培军 , 张光赏
CPC classification number: G06F13/28 , G06F12/0835 , G06F12/0837 , G06F12/0862
Abstract: 本发明提供一种用于在支持DMA机制和高速缓存的系统中提供高速缓存管理命令的方法和系统。DMA机制由处理器建立。运行在处理器上的软件产生高速缓存管理命令。DMA机制执行命令，从而启动高速缓存的软件程序管理。命令包括将数据写到高速缓存，从高速缓存中装入数据，以及将高速缓存中的数据标记为不再需要的命令。高速缓存可以是系统高速缓存或DMA高速缓存。
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Patent Agency Ranking
公开(公告)号：CN1273899C
公开(公告)日：2006-09-06
申请号：CN200410044782.5
申请日：2004-05-18
Applicant: 国际商业机器公司
CPC classification number: G06F13/28 , G06F9/3004 , G06F9/30087 , G06F12/0831 , G06F2213/0038
Abstract: 本发明为具有带DMA的共享存储器的非同步异构单芯片多处理器计算机系统提供原子更新原语。根据包括带保留取锁行命令、条件放锁行命令和无条件放锁行命令的集合产生至少一个锁行命令。
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公开(公告)号：CN1673980A
公开(公告)日：2005-09-28
申请号：CN200510054109.4
申请日：2005-03-04
Applicant: 国际商业机器公司
Inventor： 查尔斯·雷伊·约翰斯 , 詹姆斯·艾伦·卡勒 , 刘培军 , 张光赏
CPC classification number: G06F13/28 , G06F12/0835 , G06F12/0837 , G06F12/0862
Abstract: 本发明提供一种用于在支持DMA机制和高速缓存的系统中提供高速缓存管理命令的方法和系统。DMA机制由处理器建立。运行在处理器上的软件产生高速缓存管理命令。DMA机制执行命令，从而启动高速缓存的软件程序管理。命令包括将数据写到高速缓存，从高速缓存中装入数据，以及将高速缓存中的数据标记为不再需要的命令。高速缓存可以是系统高速缓存或DMA高速缓存。
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公开(公告)号：CN101149723A
公开(公告)日：2008-03-26
申请号：CN200710141778.4
申请日：2007-08-21
Applicant: 国际商业机器公司
IPC: G06F13/40
CPC classification number: G06F11/362 , G06F11/0724 , G06F11/0757
Abstract: 提供了用于在多处理器数据处理系统中解开活锁情形的机制。当总线单元检测到超时情形或潜在的超时情形时，总线单元激活活锁解析请求信号。活锁解析单元从总线单元接收活锁解析请求，并向控制处理器发注意信号。控制处理器执行动作以尝试解开活锁情形。一旦发布活锁解析请求的总线单元已经处理以成功地发布它的命令，该总线单元使其活锁解析请求无效。如果无效了全部活锁解析请求信号，则控制处理器指令总线和全部总线单元继续正常活动。另一方面，如果控制处理器确定经过了预定的时间量而未有任何进展，则它确定发生了暂停情形。
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公开(公告)号：CN1226690C
公开(公告)日：2005-11-09
申请号：CN200310119733.9
申请日：2003-12-03
Applicant: 国际商业机器公司
IPC: G06F13/40
CPC classification number: G06F13/4243
Abstract: 本发明提供一种数据访问环。该数据访问环具有多个附属处理器单元(APU)以及与各APU相关联的局部存储器。数据访问环具有耦合到所述多个APU的数据命令环。数据命令环可用来将选择所述多个APU之一的标记传送到各APU。数据访问环还具有耦合到所述多个APU的数据地址环。数据地址环还可用来在数据命令环传送选择所述多个APU之一的标记之后过去预定数目的时钟周期，将存储位置标记传送到所选APU。数据访问环还具有耦合到所述多个APU的数据传输环。数据传输环可用来在数据地址环将存储位置标记传送到所选APU之后过去预定数目的时钟周期，向与APU相关联的存储位置传输数据，或者从其传输数据。
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公开(公告)号：CN1573715A
公开(公告)日：2005-02-02
申请号：CN200410044782.5
申请日：2004-05-18
Applicant: 国际商业机器公司
CPC classification number: G06F13/28 , G06F9/3004 , G06F9/30087 , G06F12/0831 , G06F2213/0038
Abstract: 本发明为具有带DMA的共享存储器的非同步异构单芯片多处理器计算机系统提供原子更新原语。根据包括带保留取锁行命令、条件放锁行命令和无条件放锁行命令的集合产生至少一个锁行命令。
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