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公开(公告)号：CN101419495B
公开(公告)日：2012-05-30
申请号：CN200710166839.2
申请日：2007-10-22
Applicant: 国际商业机器公司
IPC: G06F1/32
CPC classification number: G06F13/4286 , G06F13/14 , G06F13/42 , Y02D10/14 , Y02D10/151
Abstract: 本发明提供了降低计算机系统中I/O功率的方法，降低计算机系统中I/O功率的装置，以及计算机系统。根据本发明的一个方面，提供了一种降低计算机系统中I/O功率的方法，包括以下步骤：缓存要发送到总线上的各路数据；对缓存的各路数据按照编码规则进行n位至n+m位编码，其中n和m均是大于等于1的整数，所述编码规则用于降低码型的切换频率；以及将编码的各路数据发送到所述总线上。
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公开(公告)号：CN101546276A
公开(公告)日：2009-09-30
申请号：CN200810084151.4
申请日：2008-03-26
Applicant: 国际商业机器公司
CPC classification number: G06F9/4812 , G06F9/505
Abstract: 本申请公开了一种在多核处理器环境下实现中断调度的方法以及相应的多核处理器和计算机系统。其中，多核处理器包含中断调度器和N个具有中断处理能力的核心，且所述N个核心被分为多个核心组，其中N为大于1的正整数，所述方法包括以下步骤：a.根据从外部到来的中断，生成令牌；b.根据所述中断，确定优先处理该中断的核心组，作为热组；以及c.将令牌传送到热组，并从热组中的第一个核心开始，依次判断是否满足中断调度结束条件，并且一旦确定满足了中断调度结束条件，就将当前核心确定为要处理所述中断的响应核心。利用本发明，能够有效地减小处理器响应中断的延迟，从而提供优化的处理器性能。
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公开(公告)号：CN101499048A
公开(公告)日：2009-08-05
申请号：CN200810001500.1
申请日：2008-01-29
Applicant: 国际商业机器公司
CPC classification number: H04L25/4906 , G06F1/3253 , G06F9/3802 , Y02D10/151
Abstract: 提供了将经由并行总线以突发串方式发送的数据编码的编码方法/编码器和对应解码方法/解码器，并行总线宽度为n位，每个突发串包括m个数据字，该编码方法包括：将k个突发串的数据组织为(p×q)个Li×Cj矩阵，i＝1，…，p，j＝1，…，q，且；对每个矩阵确定是否存在能减少其总线切换数目的变换模式，当存在这种变换模式时确定该矩阵需要变换并确定用于变换该矩阵的对应变换模式；对确定需要变换的矩阵利用对应变换模式对其进行变换，用变换后的矩阵替换该矩阵；将确定不需要变换的矩阵和经替换的矩阵形成一个待发送的n×(k×m)矩阵；产生指示各矩阵变换状态的n位的变换信息字；将变换信息字附加到所述待发送的矩阵以形成实际需要发送的矩阵。
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公开(公告)号：CN101493761A
公开(公告)日：2009-07-29
申请号：CN200810003557.5
申请日：2008-01-25
Applicant: 国际商业机器公司
IPC: G06F9/38
CPC classification number: G06F1/3287 , G06F9/3867 , G06F9/3885 , G06F9/4818 , G06F11/30 , G06F13/18 , Y02D10/14
Abstract: 一种处理器流水线处理指令的方法及相应的处理器，其中根据功能将流水线分为基本流水级和增强流水级，其中所述基本流水级始终启用；根据工作负载的性能要求启用或关闭所述增强流水级。还公开了一种中央处理单元的流水线处理指令的方法，其中根据功能将流水线分为基本流水级和增强流水级；将每个流水级分为一个基本模块和至少一个增强模块，其中所述基本模块始终启用；根据工作负载的性能要求启用或关闭所述流水级中的增强模块。
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公开(公告)号：CN101162922A
公开(公告)日：2008-04-16
申请号：CN200610132278.X
申请日：2006-10-13
Applicant: 国际商业机器公司
CPC classification number: H04L25/03878 , H04L25/0272
Abstract: 本发明提供一种用于补偿多个通信通道的延时的方法，包括：提供具有一定频率范围的信号，该信号在所述多个通信通道中形成驻波；根据在上述驻波的峰值处的信号频率，计算所述多个通信通道彼此之间的相位差；以及根据上述相位差确定每个通信通道的延时。本发明可以应用于高速并行连接的通信通道，以消除通信通道的延时和实现长度匹配。由于本发明通过相位差确定通信通道的延时，因此即使出现延时差超过一个时钟周期的情况，也能够正确地计算相位差。本发明还提供了一种基于驻波的补偿多个通信通道的延时的装置。
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公开(公告)号：CN101493804B
公开(公告)日：2011-07-20
申请号：CN200810000248.2
申请日：2008-01-24
Applicant: 国际商业机器公司
IPC: G06F13/42
Abstract: 本申请涉及数据总线系统及其编/解码器和方法。数据总线编码器包括：总线翻转编码器，根据预定总线翻转编码方案对数据进行总线翻转编码，以产生编码数据和翻转指示信息；虚拟位组产生器，根据预定编码映射将所述翻转指示信息转换成虚拟位组；和纠错检错编码器，根据预定纠错检错编码方案生成虚拟字的纠错检错码，所述预定纠错检错编码方案的检错位数比纠错位数至少多一位，该映射使得虚拟位组的所有可能取值与根据该映射转换不到的参考虚拟位组之间的汉明距离为固定值且不大于纠错检错编码方案的纠错位数，虚拟字包含要输出的数据、与该数据相应的虚拟位组和根据纠错检错编码方案的需要配置的取固定值的填充位。
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公开(公告)号：CN101615132A
公开(公告)日：2009-12-30
申请号：CN200810127541.5
申请日：2008-06-27
Applicant: 国际商业机器公司
IPC: G06F9/46
Abstract: 本发明公开了一种事务存储系统及其控制方法。所述事务存储系统包括：一个或更多个处理器或处理器核，以及可被所述一个或更多个处理器或处理器核共享的事务缓存器，其中，所述事务缓存器包括：寄存器，用于存储预设的阈值；以及计数器，用于对当前正在使用所述事务缓存器的并发事务的数目进行计数，其中，只有当所述计数值小于所述预设阈值时，要使用所述事务缓存器的新事务才被允许执行。在本发明的实施例中，通过限制允许使用同一个事务缓存器的并发事务的数目，在不会显著影响系统性能的情况下，实现了降低系统复杂度、降低硬件成本、省电等诸多优点。
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公开(公告)号：CN101546282A
公开(公告)日：2009-09-30
申请号：CN200810086951.X
申请日：2008-03-28
Applicant: 国际商业机器公司
CPC classification number: G06F12/0884 , G06F12/0811
Abstract: 公开了一种用于在处理器中执行写拷贝的方法和设备。该处理器包括处理器核、在逻辑上划分为第一L1高速缓存和第二L1高速缓存的L1高速缓存、和L2高速缓存，第一L1高速缓存用于保存新数据以及第二L1高速缓存用于保存旧数据。该方法可以包括步骤：响应于来自处理器核的存储操作，判断是否L2高速缓存中相应的高速缓存线已经被修改。当确定L2高速缓存中相应的L2高速缓存线未被修改时，将该相应的L2高速缓存线中的旧数据拷贝到第二L1高速缓存，并且然后将新数据写入该相应的L2高速缓存线。当确定L2高速缓存中相应的L2高速缓存线被修改时，直接将新数据写入该相应的L2高速缓存线。
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公开(公告)号：CN101593169A
公开(公告)日：2009-12-02
申请号：CN200810108195.6
申请日：2008-05-30
Applicant: 国际商业机器公司
IPC: G06F15/177 , G06F15/78
Abstract: 一种用于多个可配置逻辑阵列RLA的配置方法和配置管理器，以及包含该配置管理器和多个可配置逻辑阵列RLA的可配置计算装置。配置管理器包括：配置存储器，用于存储多个配置数据和与配置数据相对应的功能标识；配置控制器，用于响应来自一个通用计算装置的对RLA进行配置的请求，从配置存储器中选择一个配置数据，并将其发送到RLA。本发明尤其适合于分布式计算网络中可配置逻辑阵列的配置。
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