解码包含集成的数据和信头保护的编码数据

    公开(公告)号:CN103238139A

    公开(公告)日:2013-08-07

    申请号:CN201180057805.4

    申请日:2011-10-14

    CPC classification number: G06F11/1012 H03M13/1515 H03M13/2909

    Abstract: 这里公开了一种用于解码包括集成的数据和信头保护的编码数据的方法。在一种实施方式中,这种方法包括接收扩展的数据阵列。扩展的数据阵列包括被组织成行和列的数据阵列、被附加到所述数据阵列的行的信头、保护所述数据阵列的列的列ECC奇偶校验、以及保护组合的行和信头的行ECC奇偶校验。然后,该方法解码扩展的数据阵列。除其它操作之外,这个解码步骤包括校验与每一行相关联的信头以确定信头是否合法。如果信头合法,则该方法确定信头对相应的行ECC奇偶校验所起的作用。然后,该方法撤消信头对相应的行ECC奇偶校验所起的作用。在此还公开了相应的装置(即,被配置成实现上述方法的磁带驱动器)。

    解码包含集成的数据和信头保护的编码数据

    公开(公告)号:CN103238139B

    公开(公告)日:2016-09-14

    申请号:CN201180057805.4

    申请日:2011-10-14

    CPC classification number: G06F11/1012 H03M13/1515 H03M13/2909

    Abstract: 这里公开了一种用于解码包括集成的数据和信头保护的编码数据的方法。在一种实施方式中,这种方法包括接收扩展的数据阵列。扩展的数据阵列包括被组织成行和列的数据阵列、被附加到所述数据阵列的行的信头、保护所述数据阵列的列的列ECC奇偶校验、以及保护组合的行和信头的行ECC奇偶校验。然后,该方法解码扩展的数据阵列。除其它操作之外,这个解码步骤包括校验与每一行相关联的信头以确定信头是否合法。如果信头合法,则该方法确定信头对相应的行ECC奇偶校验所起的作用。然后,该方法撤消信头对相应的行ECC奇偶校验所起的作用。在此还公开了相应的装置(即,被配置成实现上述方法的磁带驱动器)。

    均衡使用共享的存储器系统的多个请求器的带宽

    公开(公告)号:CN104040506A

    公开(公告)日:2014-09-10

    申请号:CN201280066363.4

    申请日:2012-12-10

    CPC classification number: G06F9/544 G06F12/00 G06F15/167

    Abstract: 公开一种用于均衡使用共享的存储器系统的请求器的带宽的方法。在一个实施例中,这样的方法包括接收对访问共享的存储器系统的多个访问请求。每个访问请求源自于耦合到共享的存储器系统的不同请求器。该方法然后确定访问请求中的哪个访问请求已经为访问共享的存储器系统等待最久。访问请求然后被排序使得在其它访问请求之后向共享的存储器系统传输已经等待最久的访问请求。与等待最久的访问请求关联的请求器然后可以在等待最久的访问请求已经被传输之后立即向共享的存储器系统传输附加访问请求。也公开一种对应装置和计算机程序产品。

    用于在多个处理器之间共享的存储器的存储器访问设备

    公开(公告)号:CN103201725B

    公开(公告)日:2015-12-09

    申请号:CN201180051349.2

    申请日:2011-10-06

    Abstract: 提供了一种用于针对多个CPU的主存储器的共享存储器机制的存储器访问设备。本发明包括使用存储器作为主存储器的多个CPU,使用存储器作为缓冲器的另一功能块,控制从多个CPU对存储器的访问传送的CPU接口,以及用于执行到存储器的访问传送的仲裁的DRAM控制器。其中,CPU接口使得来自多个CPU的访问请求等待,以及接收和存储每个访问的地址、数据传送模式和数据大小,向DRAM控制器将通知访问请求DRAM控制器,并且继而,在接收针对访问请求的许可信号时,根据许可信号向DRAM控制器发送信息,于是DRAM控制器接收许可信号,并且基于访问仲裁,指定传送已经被许可的CPU,以便向CPU接口发送许可信号。

    用于在多个处理器之间共享的存储器的存储器访问设备及其访问方法

    公开(公告)号:CN103201725A

    公开(公告)日:2013-07-10

    申请号:CN201180051349.2

    申请日:2011-10-06

    Abstract: 提供了一种用于针对多个CPU的主存储器的共享存储器机制的存储器访问设备。本发明包括使用存储器作为主存储器的多个CPU,使用存储器作为缓冲器的另一功能块,控制从多个CPU对存储器的访问传送的CPU接口,以及用于执行到存储器的访问传送的仲裁的DRAM控制器。其中,CPU接口使得来自多个CPU的访问请求等待,以及接收和存储每个访问的地址、数据传送模式和数据大小,向DRAM控制器将通知访问请求DRAM控制器,并且继而,在接收针对访问请求的许可信号时,根据许可信号向DRAM控制器发送信息,于是DRAM控制器接收许可信号,并且基于访问仲裁,指定传送已经被许可的CPU,以便向CPU接口发送许可信号。

    信息记录装置、其数据流控制器及其数据流的控制方法

    公开(公告)号:CN101091214B

    公开(公告)日:2010-06-09

    申请号:CN200580044999.9

    申请日:2005-12-21

    Abstract: 本发明提供一种在从纠错单元向外部缓冲器回送纠错数据时,仅传送纠错后的一部分子单元的信息记录装置及其数据流控制方法。作为解决手段,将对从上位装置传送的多个字节的用户数据附加纠错编码而得到的数据记录在记录介质上、使用纠错编码对从记录介质读取的数据进行纠错并将用户数据传送到上位装置的信息记录装置,具备:外部缓冲器,暂时保管从记录介质读取的数据;纠错单元,对从外部缓冲器传送的数据的错误进行纠正而生成纠错数据,将纠错数据分割为多个子单元而对包含纠错后的数据的子单元附加传送标志;数据流单元,在将纠错数据从纠错单元传送到外部缓冲器时,仅将附加了传送标志的子单元传送到外部缓冲器,仅改写外部缓冲器中数据的子单元位置。

    信息记录装置、其数据流控制器及其数据流的控制方法

    公开(公告)号:CN101091214A

    公开(公告)日:2007-12-19

    申请号:CN200580044999.9

    申请日:2005-12-21

    Abstract: 本发明提供一种在从纠错单元向外部缓冲器回送纠错数据时,仅传送纠错后的一部分子单元的信息记录装置及其数据流控制方法。作为解决手段,将对从上位装置传送的多个字节的用户数据附加纠错编码而得到的数据记录在记录介质上、使用纠错编码对从记录介质读取的数据进行纠错并将用户数据传送到上位装置的信息记录装置,具备:外部缓冲器,暂时保管从记录介质读取的数据;纠错单元,对从外部缓冲器传送的数据的错误进行纠正而生成纠错数据,将纠错数据分割为多个子单元而对包含纠错后的数据的子单元附加传送标志;数据流单元,在将纠错数据从纠错单元传送到外部缓冲器时,仅将附加了传送标志的子单元传送到外部缓冲器,仅改写外部缓冲器中数据的子单元位置。

    均衡使用共享的存储器系统的多个请求器的带宽

    公开(公告)号:CN104040506B

    公开(公告)日:2017-05-31

    申请号:CN201280066363.4

    申请日:2012-12-10

    CPC classification number: G06F9/544 G06F12/00 G06F15/167

    Abstract: 公开一种用于均衡使用共享的存储器系统的请求器的带宽的方法。在一个实施例中,这样的方法包括接收对访问共享的存储器系统的多个访问请求。每个访问请求源自于耦合到共享的存储器系统的不同请求器。该方法然后确定访问请求中的哪个访问请求已经为访问共享的存储器系统等待最久。访问请求然后被排序使得在其它访问请求之后向共享的存储器系统传输已经等待最久的访问请求。与等待最久的访问请求关联的请求器然后可以在等待最久的访问请求已经被传输之后立即向共享的存储器系统传输附加访问请求。也公开一种对应装置和计算机程序产品。

Patent Agency Ranking