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公开(公告)号：CN105117360B
公开(公告)日：2019-01-04
申请号：CN201510455979.6
申请日：2015-07-29
Applicant: 国核自仪系统工程有限公司
IPC: G06F13/40
Abstract: 一种基于FPGA的接口信号重映射方法，涉及核电系统技术领域，所解决的是现有方法可靠性、可读性及可调试性差的技术问题。该方法将FPGA芯片的内部可编程逻辑分为两个独立模块，其中的一个模块为IO模块，另一个模块为Core模块，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片。本发明提供的方法，适用于核电保护系统平台。
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公开(公告)号：CN104777378A
公开(公告)日：2015-07-15
申请号：CN201510101454.2
申请日：2015-03-09
Applicant: 国核自仪系统工程有限公司
IPC: G01R31/00
CPC classification number: G01R31/31725 , G01R29/0273 , G01R31/31727 , G01R31/318519
Abstract: 一种FPGA时钟信号自我检测方法，涉及控制模块技术领域，所解决的是提高FPGA芯片运行的可靠性与安全性的技术问题。该方法为FPGA芯片引入两个时钟信号，其中的一个时钟信号为第一时钟信号，另一个时钟信号为第二时钟信号；利用第一时钟信号控制FPGA芯片内的所有同步逻辑，利用第二时钟信号来检测第一时钟信号是否正确。本发明提供的方法，特别适用于以FPGA芯片作为主控制器或者重要控制部件的系统。
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公开(公告)号：CN105094013A
公开(公告)日：2015-11-25
申请号：CN201510448670.4
申请日：2015-07-28
Applicant: 国核自仪系统工程有限公司
IPC: G05B19/042
CPC classification number: G05B19/042
Abstract: 一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。
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公开(公告)号：CN104965801A
公开(公告)日：2015-10-07
申请号：CN201510452885.3
申请日：2015-07-29
Applicant: 国核自仪系统工程有限公司
IPC: G06F12/14
Abstract: 本发明涉及一种非易失存储器的双重保护装置及其方法，要解决提高反应堆保护系统的可靠性和安全性技术问题，其特征在于：非易失存储器的写保护信号引脚与硬件控制电路开关连接，片选信号引脚与所述FPGA芯片的一个引脚连接，FPGA芯片的另一引脚与硬件控制电路开关连接；双重保护方法：第一重写保护功能由机箱外部硬件控制电路开关控制，控制整个机箱内非易失存储器是否可进行擦除和写操作；第二重保护由机箱内的FPGA芯片引脚输出信号控制，用于控制单个非易失存储器是否被写保护。本发明提高了核电保护系统中对于非易失存储器写保护的可靠性及其实施的灵活性，满足了核电保护系统平台对非易失存储器内容进行双重保护控制的要求。
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公开(公告)号：CN105094013B
公开(公告)日：2018-06-22
申请号：CN201510448670.4
申请日：2015-07-28
Applicant: 国核自仪系统工程有限公司
IPC: G05B19/042
Abstract: 一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。
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Patent Agency Ranking
公开(公告)号：CN104503354B
公开(公告)日：2018-10-02
申请号：CN201410733701.6
申请日：2014-12-05
Applicant: 国核自仪系统工程有限公司
IPC: G05B19/05
Abstract: 一种数字化控制系统，涉及通信技术领域，所解决的是提高通讯能力及通讯可靠性的技术问题。该系统包括背板，及与背板互联的多个通用逻辑卡、多个信号后传输模块，各通用逻辑卡分成多个逻辑卡序列，其中的一个逻辑卡序列为S序列，其它逻辑卡序列为均为T序列；在T序列中，每块通用逻辑卡均与同一序列中的各通用逻辑卡以点对点通讯方式互联，并与其它T序列中对应位置的通用逻辑卡以点对点通讯方式互联；在S序列中的各通用逻辑卡以点对点通讯方式互联，且每块通用逻辑卡与各T序列中相应位置的通用逻辑卡以点对点通讯方式互联。本发明提供的系统，通讯能力及通讯可靠性好。
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公开(公告)号：CN105117360A
公开(公告)日：2015-12-02
申请号：CN201510455979.6
申请日：2015-07-29
Applicant: 国核自仪系统工程有限公司
IPC: G06F13/40
CPC classification number: G06F13/4239 , G06F1/12 , G06F1/24 , G06F5/14 , G06F13/40 , G06F2205/126 , G06F13/4068
Abstract: 一种基于FPGA的接口信号重映射方法，涉及核电系统技术领域，所解决的是现有方法可靠性、可读性及可调试性差的技术问题。该方法将FPGA芯片的内部可编程逻辑分为两个独立模块，其中的一个模块为IO模块，另一个模块为Core模块，利用IO模块处理FPGA芯片外部信号输入输出FPGA芯片内部所面临的信号偏移，及线路复用所导致的信号冲突，数据传输过程中的亚稳态，异步时钟域之间的数据传输错误；利用Core模块进行逻辑处理及计算；并将FPGA芯片外部的主时钟信号通过FPGA芯片的全局时钟引脚引入FPGA芯片。本发明提供的方法，适用于核电保护系统平台。
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公开(公告)号：CN104503354A
公开(公告)日：2015-04-08
申请号：CN201410733701.6
申请日：2014-12-05
Applicant: 国核自仪系统工程有限公司
IPC: G05B19/05
CPC classification number: G05B19/054
Abstract: 一种数字化控制系统，涉及通信技术领域，所解决的是提高通讯能力及通讯可靠性的技术问题。该系统包括背板，及与背板互联的多个通用逻辑卡、多个信号后传输模块，各通用逻辑卡分成多个逻辑卡序列，其中的一个逻辑卡序列为S序列，其它逻辑卡序列为均为T序列；在T序列中，每块通用逻辑卡均与同一序列中的各通用逻辑卡以点对点通讯方式互联，并与其它T序列中对应位置的通用逻辑卡以点对点通讯方式互联；在S序列中的各通用逻辑卡以点对点通讯方式互联，且每块通用逻辑卡与各T序列中相应位置的通用逻辑卡以点对点通讯方式互联。本发明提供的系统，通讯能力及通讯可靠性好。
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公开(公告)号：CN204229182U
公开(公告)日：2015-03-25
申请号：CN201420757811.1
申请日：2014-12-05
Applicant: 国核自仪系统工程有限公司
IPC: G05B19/05
Abstract: 一种数字化控制系统，涉及通信技术领域，所解决的是提高通讯能力及通讯可靠性的技术问题。该系统包括背板，及与背板互联的多个通用逻辑卡、多个信号后传输模块，各通用逻辑卡分成多个逻辑卡序列，其中的一个逻辑卡序列为S序列，其它逻辑卡序列为均为T序列；在T序列中，每块通用逻辑卡均与同一序列中的各通用逻辑卡以点对点通讯方式互联，并与其它T序列中对应位置的通用逻辑卡以点对点通讯方式互联；在S序列中的各通用逻辑卡以点对点通讯方式互联，且每块通用逻辑卡与各T序列中相应位置的通用逻辑卡以点对点通讯方式互联。本实用新型提供的系统，通讯能力及通讯可靠性好。
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公开(公告)号：CN204883691U
公开(公告)日：2015-12-16
申请号：CN201520557277.4
申请日：2015-07-29
Applicant: 国核自仪系统工程有限公司
IPC: G06F12/14
Abstract: 本实用新型涉及一种非易失存储器的双重保护装置，要解决提高反应堆保护系统的可靠性和安全性的技术问题，包括非易失存储器、FPGA芯片和硬件控制电路开关，非易失存储器的写保护信号引脚与硬件控制电路开关连接，非易失存储器的片选信号引脚与FPGA芯片的一个引脚连接，FPGA芯片的另一引脚与硬件控制电路开关连接；非易失存储器的写保护信号引脚和FPGA芯片的一个引脚通过所在的通用逻辑板卡的连接器连接至背板，然后接至位于背板的所述硬件控制电路开关上。本实用新型提高了核电保护系统中对于非易失存储器写保护的可靠性及其实施的灵活性，满足了核电保护系统平台对非易失存储器内容进行双重保护控制的要求。
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