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公开(公告)号：CN100377062C
公开(公告)日：2008-03-26
申请号：CN200510106493.8
申请日：2005-09-30
Applicant: 因芬尼昂技术股份公司
IPC: G06F3/06
CPC classification number: G11C5/04 , G11C5/063 , G11C7/22 , G11C7/222 , G11C11/4076
Abstract: 本发明涉及一种具有两条时钟线的存储装置的存储系统。本发明的一个实施例提供了一种存储系统，包括：至少一个存储装置；控制存储装置操作的存储控制器；第一时钟线，其从存储控制器的写时钟输出延伸到该存储装置的时钟端口，以将时钟信号提供给该存储装置；以及第二时钟线，其从该存储装置的时钟端口延伸到存储控制器的读时钟输入，以将施加到存储装置时钟端口的时钟信号转发回存储控制器的读时钟输入。该存储装置可进一步包括同步电路，其适合于接收来自存储控制器的时钟信号，并提供与所转发的时钟信号同步的输出数据。
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公开(公告)号：CN1815731A
公开(公告)日：2006-08-09
申请号：CN200510128956.0
申请日：2005-12-02
Applicant: 因芬尼昂技术股份公司
Abstract: 一种半导体存储器模块，包括多个半导体存储器芯片和将输入时钟信号和输入命令和地址信号提供给半导体存储器芯片的汇流信号线。时钟信号再生电路和寄存器电路在半导体存储器模块上布置在连接到汇流信号线的公共芯片封装体内。时钟信号再生电路和寄存器电路分别调节输入时钟信号和临时存储的输入命令和地址信号，分别将被调节的时钟信号和临时存储的命令和地址信号乘以因数1∶X，并分别向半导体存储器芯片提供被调节的时钟信号和临时存储的命令和地址信号。
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公开(公告)号：CN1755606A
公开(公告)日：2006-04-05
申请号：CN200510106493.8
申请日：2005-09-30
Applicant: 因芬尼昂技术股份公司
IPC: G06F3/06
CPC classification number: G11C5/04 , G11C5/063 , G11C7/22 , G11C7/222 , G11C11/4076
Abstract: 本发明涉及一种具有两条时钟线的存储装置的存储系统。本发明的一个实施例提供了一种存储系统，包括：至少一个存储装置；控制存储装置操作的存储控制器；第一时钟线，其从存储控制器的写时钟输出延伸到该存储装置的时钟端口，以将时钟信号提供给该存储装置；以及第二时钟线，其从该存储装置的时钟端口延伸到存储控制器的读时钟输入，以将施加到存储装置时钟端口的时钟信号转发回存储控制器的读时钟输入。该存储装置可进一步包括同步电路，其适合于接收来自存储控制器的时钟信号，并提供与所转发的时钟信号同步的输出数据。
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Patent Agency Ranking
公开(公告)号：CN1832020A
公开(公告)日：2006-09-13
申请号：CN200510023036.2
申请日：2005-11-24
Applicant: 因芬尼昂技术股份公司
CPC classification number: G06F12/0862 , G06F2212/6022
Abstract: 本发明涉及一种集成存储装置，包括：排列在字线和位线处的存储单元，其中存储单元可以2n位组寻址，其中n是整数；预取读出单元，并行地从被寻址的存储区域预取被寻址的2n数据位组；缓冲存储器，缓冲该数量的预取数据位；m个输出端口，输出在缓冲存储器里缓冲的数据位；输出控制器，控制在缓冲存储器里缓冲的数据位以m位组在一个或多个连续的周期输出到m个输出端口，其特征在于输出端口数m和可寻址存储单元组的任何可能数目2n都不同。
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公开(公告)号：CN1825466A
公开(公告)日：2006-08-30
申请号：CN200510136397.8
申请日：2005-12-13
Applicant: 因芬尼昂技术股份公司
CPC classification number: G06F13/1631 , G11C7/1012 , G11C7/1051 , G11C7/1069 , G11C8/12 , G11C11/4093 , G11C2207/107
Abstract: 本发明的一个实施例提供包括多个存储体组的存储器装置，其中每个存储体包括存储器阵列并适合于在数据访问中被读出；多条内部数据总线和多条内部命令和地址总线被各自连接到所述多个存储体组，以便于每个存储体组与所述内部数据总线之一和所述内部命令和地址总线之一相关联；从外部接收命令和地址数据的命令和地址端口；以及根据所述地址数据，经由所述相关的命令和地址总线指示所述接收的命令和地址数据到所述存储体组之一的命令和地址单元，以及接收在数据访问中经由各自的内部数据总线从存储体组之一读出的数据并且连续地输出所述接收数据的数据输出单元。
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公开(公告)号：CN1825468A
公开(公告)日：2006-08-30
申请号：CN200510138043.7
申请日：2005-11-15
Applicant: 因芬尼昂技术股份公司
IPC: G11C7/00
CPC classification number: G11C7/1018 , G11C5/04
Abstract: 用于在接口电路之间传输写入和读取数据信号的半导体存储系统包括：至少一个存储器件、存储控制器单元和可选的半导体存储系统的寄存器单元，其中数据信号每个都以具有特定脉冲串长度的信号脉冲串传输。该系统的特征在于至少与每第n信号脉冲一起传输扩展脉冲串长度的若干附加位。
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公开(公告)号：CN1783340A
公开(公告)日：2006-06-07
申请号：CN200510118443.1
申请日：2005-10-28
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/4093 , G11C7/10 , H01L27/108
CPC classification number: G11C5/063 , G06F11/1044 , G11C7/10 , G11C11/4093
Abstract: 本发明涉及半导体存储芯片和模块、向该芯片发送写数据的方法，其中在装有多个半导体存储芯片(11－14)的半导体存储模块(110)中，所述的芯片分别具有一接口电路(1－4)，如果每个接口电路(1－4)检测到写数据中的传输差错，则该接口电路可以经一单独的请求信号路径(5－8)输出一重复请求信号(rReq)，以用于重复传输被检测为错误的写数据。该重复请求信号(rReq)可以单比特信号或以多比特信号、也即串行地作为一专用信号线路被传输给上一级存储器控制器(120)。从而重复请求信号只需要以低速率发送。
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公开(公告)号：CN1779854A
公开(公告)日：2006-05-31
申请号：CN200510107002.1
申请日：2005-09-30
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/407 , G11C11/409 , G11C7/00
CPC classification number: G11C11/4076 , G11C5/04 , G11C7/22 , G11C7/225
Abstract: 本发明的一个实施例提供了一种存储装置，该存储装置适合于接收根据写时钟信号的数据和输出根据读时钟信号的数据，包括时钟端口和串行双向驱动器，配置该时钟端口以输出读时钟信号并接收写时钟信号，配置该串行双向驱动器以经由时钟端口输出读时钟信号并且同时经由时钟端口接收写时钟信号。
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