一种EDIF网表级组合逻辑电路的自动故障注入方法

    公开(公告)号:CN110210133A

    公开(公告)日:2019-09-06

    申请号:CN201910477745.X

    申请日:2019-06-03

    Abstract: 一种EDIF网表级组合逻辑电路的自动故障注入方法,本发明涉及电路的自动故障注入方法。本发明的目的是为了解决现有基于模拟的故障注入需要解决与EDA仿真软件的接口问题。过程为:一、对原始网表文件进行处理;二、选择1个网线注入Sa-0,设置故障点;三、进行前向遍历;四、进行后向传播;五、生成故障等效电路,判断是否注入Sa-1,否转六;是转七;六、判断是否还有未设置故障的网线,是转二至六;否故障注入结束;七、对二中网线注入Sa-1,设置故障点;进行前向遍历;八、进行后向传播判断输入值是否影响逻辑门的功能;十、判断是否还有未设置故障的网线,是转七至十;否故障注入结束。本发明用于电路的自动故障注入领域。

    一种EDIF网表级组合逻辑电路的自动故障注入方法

    公开(公告)号:CN110210133B

    公开(公告)日:2022-07-08

    申请号:CN201910477745.X

    申请日:2019-06-03

    Abstract: 一种EDIF网表级组合逻辑电路的自动故障注入方法,本发明涉及电路的自动故障注入方法。本发明的目的是为了解决现有基于模拟的故障注入需要解决与EDA仿真软件的接口问题。过程为:一、对原始网表文件进行处理;二、选择1个网线注入Sa‑0,设置故障点;三、进行前向遍历;四、进行后向传播;五、生成故障等效电路,判断是否注入Sa‑1,否转六;是转七;六、判断是否还有未设置故障的网线,是转二至六;否故障注入结束;七、对二中网线注入Sa‑1,设置故障点;进行前向遍历;八、进行后向传播判断输入值是否影响逻辑门的功能;十、判断是否还有未设置故障的网线,是转七至十;否故障注入结束。本发明用于电路的自动故障注入领域。

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