公开(公告)号：CN103929599B

公开(公告)日：2017-01-25

申请号：CN201410181570.5

申请日：2014-04-30

Applicant: 哈尔滨工程大学

Inventor： 赵旦峰 ,  梁明珅 ,  王博 ,  高敬鹏 ,  占贞强 ,  李健 ,  李恩成 ,  胡博 ,  田海

IPC: H04N5/262 ,  H04N5/268 ,  G06T3/40

Abstract: 一种基于FPGA的数字视频图像实时缩放处理方法,涉及一种图像处理方法。本发明是为了解决现有单核高分辨率视频缩放方法，对硬件性能要求高、功耗大的问题。本发明对接收的视频信号进行视频采集处理，获得数字视频信号，FPGA模块对数字视频信号根据终端显示器的个数m做一次分割处理，将数字视频信号分割成m路预处理多核缩放数据；根据视频信号的最高像素速率要求，分别选择缩放核类型和单个缩放模块中缩放核个数n；根据缩放核个数n，将每路预处理多核缩放数据分割成n等分，并将分割后的缩放数据发送至n个缩放核进行图像缩放；按照像素在帧内的先后顺序进行汇总合并，获得m路多核缩放数据并输出。本发明适用于图像处理。

公开(公告)号：CN103929599A

公开(公告)日：2014-07-16

申请号：CN201410181570.5

申请日：2014-04-30

Applicant: 哈尔滨工程大学

Inventor： 赵旦峰 ,  梁明珅 ,  王博 ,  高敬鹏 ,  占贞强 ,  李健 ,  李恩成 ,  胡博 ,  田海

IPC: H04N5/262 ,  H04N5/268 ,  G06T3/40

Abstract: 一种基于FPGA的数字视频图像实时缩放处理方法,涉及一种图像处理方法。本发明是为了解决现有单核高分辨率视频缩放方法，对硬件性能要求高、功耗大的问题。本发明对接收的视频信号进行视频采集处理，获得数字视频信号，FPGA模块对数字视频信号根据终端显示器的个数m做一次分割处理，将数字视频信号分割成m路预处理多核缩放数据；根据视频信号的最高像素速率要求，分别选择缩放核类型和单个缩放模块中缩放核个数n；根据缩放核个数n，将每路预处理多核缩放数据分割成n等分，并将分割后的缩放数据发送至n个缩放核进行图像缩放；按照像素在帧内的先后顺序进行汇总合并，获得m路多核缩放数据并输出。本发明适用于图像处理。